위시본(컴퓨터 버스)

Wishbone (computer bus)
위시본
작성자실리콘코어
폭(비트)8, 16, 32, 64
스타일.병렬
핫 플러그 인터페이스아니요(온칩버스)
외부 인터페이스아니요.
마스터와 슬레이브 위시본의 인터페이스.

Wishbone 버스는 집적회로의 부품이 서로 통신할 수 있도록 설계된 오픈 소스 하드웨어 컴퓨터 버스입니다.목적은 칩 내부에서 서로 다른 코어를 연결할 수 있도록 하는 것입니다.Wishbone 버스는 OpenCores 프로젝트에서 많은 디자인에 사용됩니다.

Wishbone은 "로직 버스"를 의도하고 있습니다.전기정보나 버스토폴로지는 지정되어 있지 않습니다.대신, 사양은 "신호", 클럭 사이클 및 하이 레벨과 로우 레벨로 작성됩니다.

이 애매모호함은 의도적인 것입니다.Wishbone은 디자이너가 전자 설계 자동화(EDA)를 위해 Verilog, VHDL 또는 기타 논리 기술 언어로 작성된 여러 설계를 결합할 수 있도록 제작되었습니다.Wishbone은 설계자가 이러한 하드웨어 로직 설계(코어)를 결합하는 표준 방법을 제공합니다.Wishbone은 8, 16, 32 및 64비트버스로 정의되어 있습니다.모든 신호는 단일 클럭에 동기화되지만 성능을 최대화하기 위해 일부 슬레이브 응답을 조합하여 생성해야 합니다.위시본에서는 데이터를 설명하는 "태그 버스"를 추가할 수 있습니다.그러나 재설정, 간단한 주소 지정 읽기 및 쓰기, 데이터 블록 이동 및 분리할 수 없는 버스 주기는 모두 태그 없이 작동합니다.

Wishbone은 오픈 소스입니다.적극적인 특허에 의한 기술 선점을 방지하기 위해 Wishbone 사양은 그 개념이 공공영역에 있음을 증명하기 위한 선행기술의 예를 포함한다.

디바이스는 동작, 버스 폭, 사용률 등을 기술하는 데이터 시트를 포함하지 않는 한 Wishbone 사양에 준거하지 않습니다.설계의 재사용을 촉진하려면 데이터 시트가 필요합니다.설계를 재사용할 수 있도록 하면 다른 사람과 쉽게 공유할 수 있습니다.

Simple Bus Architecture는 [1]Wishbone 사양의 간략화된 버전입니다.

위시본 토폴로지

Wishbone은 포인트 투 포인트, 다대다(클래식 버스 시스템), 계층형 또는 크로스바 스위치와 같은 스위치드 패브릭과 같은 공통 토폴로지에 적합합니다.보다 이국적인 토폴로지에서는 Wishbone에는 버스 컨트롤러 또는 아비터가 필요하지만 디바이스는 여전히 동일한 인터페이스를 유지합니다.

공유 버스

Wishbone shared bus.jpg

data 흐름

Wishbone pipeline.jpg

크로스바 스위치

Wishbone cross bar.jpg

비교

칩(SoC) 버스 상의 다른 시스템과 비교한 Wishbone 제어 신호:

위시본 => 아발론
위시본 아발론 버스 묘사
사이클 = !write_n 또는 !read_n 유효한 버스 사이클이 진행 중임을 나타냅니다.
스택 = 칩셀렉트 유효한 데이터 전송 사이클을 나타냅니다.
우리가 = !write_n 및 read_n 현재 로컬 버스 사이클이 READ 또는 WRITE 사이클인지 나타냅니다.신호는 READ 사이클 중에 부정되고 WRITE 사이클 중에 주장됩니다.
확인 = !wait request 슬레이브 디바이스에 의한 통상적인 버스사이클의 종료를 나타냅니다.
아발론 => 위시본
아발론 버스 위시본 묘사
칩 선택 = 표준 는 슬레이브 디바이스가 선택되었음을 나타냅니다.
기입_n =!(cyc와 우리) 마스터가 슬레이브 디바이스에 쓰기를 요구하는 것을 나타냅니다.
읽기_n =!(cyc 및 !we) 는 슬레이브 디바이스에서 읽을 마스터 요구를 나타내고 있습니다.
대기요구 =!ack 마스터가 대기하는 슬레이브 요구가 있음을 나타냅니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ "SBA에 대해서"

외부 링크