높은 수준의 검증

High-level verification

High-Level Verification(HLV; 고레벨 검증) 또는 Electronic System-Level(ESL; 전자시스템 레벨) 검증은 ESL 설계를 높은 추상 수준에서 검증하는 작업입니다.즉, 하드웨어가 Register-Transfer Level(RTL; 레지스터 전송 레벨)보다 높은 추상 레벨을 나타내는 모델을 검증하는 작업입니다.하이레벨 합성(HLS 또는 C 합성)의 경우 기능 검증이 로직 합성인 것처럼 HLV와 HLS가 관련지어집니다.

전자 디지털 하드웨어 설계는 게이트 레벨에서의 낮은 수준의 추상화에서 레지스터 전송 레벨(RTL)로 진화했습니다.이러한 추상화 레벨은 일반적으로 하이 레벨, ESL 또는 행동/알고리즘 레벨이라고 불립니다.

고레벨 합성에서는 ANSI C/C++/SystemC 코드의 행동/알고리즘 설계가 RTL로 합성되고, RTL은 논리 합성을 통해 게이트 레벨로 합성된다.기능 검증은 RTL 또는 게이트레벨에서의 설계가 사양에 준거하고 있는지 확인하는 작업입니다.논리 합성이 성숙함에 따라 대부분의 기능 검증은 상위 추상화에서 이루어집니다.즉, RTL 수준에서 RTL 기술에서 게이트 넷리스트로의 변환 프로세스에서의 논리 합성 툴의 정확성은 오늘날에는 그다지 중요하지 않습니다.

높은 수준의 통합은 여전히 새로운 기술이기 때문에 오늘날 높은 수준의 검증에는 두 가지 중요한 영역이 개발 중에 있습니다.

  1. 번역 프로세스에서 HLS가 올바른지 검증한다.즉, HLS가 동등하다는 것을 검증하기 위해 일반적으로 정식 방법을 사용한다.
  2. 일반적으로 논리 시뮬레이션을 통해 ANSI C/C++/SystemC 코드의 설계가 사양에 적합한지 확인합니다.

용어.

역사

제품 영역

  • 정식 솔루션:RTL 설계에 대한 개략적 모델 검증
  • 시뮬레이션 솔루션:지능형 자극 생성, 코드 및 기능 범위, 시간 어설션 검사기

「 」를 참조해 주세요.

레퍼런스

  • 1800-2005 — IEEE Standard for System Verilog—Unified Hardware Design, Specification, and Verification Language. 2005. doi:10.1109/IEEESTD.2005.97972. ISBN 0-7381-4810-5.
  • Accellera PSL v1.1 LRM, Accellera
  • "Native SystemC Assession for OCP 속성 체크" www.nascug.org
  • "TLM2.0 준수 여부 확인, 번거로우시겠지만" www.nascug.org

외부 링크

  • Accellera (구 OSCI, Open SystemC 이니셔티브)