인텔 마이크로코드

Intel Microcode

인텔 마이크로코드는 인텔이 만든 x86 프로세서 안에서 구동되는 마이크로코드다.1990년대 중반 P6 마이크로아키텍처가 도입된 이후 마이크로코드 프로그램은 운영체제나 BIOS 펌웨어로 패치 적용이 가능해 출시 후 CPU에서 발견된 버그에 대해 작업할 수 있다.[1]인텔은 원래 DFT(테스트용) 이니셔티브에 따라 프로세서 디버깅을 위한 마이크로코드 업데이트를 설계했었다.[2]

펜티엄 FDIV 버그에 이어 패치가 가능한 마이크로코드 기능이 제품 리콜을 하지 않고도 현장 업데이트를 할 수 있도록 더 넓은 목적을 달성했다.[1]

P6 이상 마이크로아키텍처에서는 x86 지시사항이 특정 프로세서와 스텝 레벨에 특정한 단순한 RISC 방식의 마이크로 오퍼레이션으로 내부적으로 변환된다.[1]

마이크로 오퍼레이션

Intel 80486과 AMD Am486에는 마이크로코드의 약 250개 라인이 있으며, 총 12,032비트가 마이크로코드 ROM에 저장되어 있다.[3]

펜티엄 프로에서는 각각의 마이크로 오퍼레이션이 72비트,[4]: 43 즉 118비트 폭이다.[5]: 2 [6]: 14 여기에는 32비트 즉시 값을 보유할 수 있는 기능이 있는 [7]: 7 opcode, 2개의 소스 필드 및 1개의 목적지 필드가 포함된다.[5][6]: 14 펜티엄 프로는 내부 마이크로코드에서 패리티 오류를 감지하고 머신 체크 아키텍처를 통해 이를 보고할 수 있다.[8]

마이크로 오퍼레이션은 최대 3개의 소스 입력과 2개의 대상 출력으로 일관된 형식을 가진다.[9]프로세서는 레지스터 이름 변경을 수행하여 실행 전후에 실제 레지스터 파일(RRF)과 이러한 입력을 매핑한다.[9]순서가 맞지 않는 실행이 사용되므로, 그들이 나타내는 마이크로 조작과 지시사항은 같은 순서로 나타나지 않을 수 있다.

펜티엄 프로의 개발 동안, A2와 B0 스테핑 사이에 몇 가지 마이크로코드 수정 사항이 포함되었다.[10]펜티엄 II(P6 펜티엄 Pro 기반)의 경우, MMX 명령어 세트를 지원하기 위해 추가 마이크로 조작이 추가되었다.[11]희귀한 코너 케이스를 안정적으로 처리하기 위해 '마이크로코드 어시스트'를 추가한 경우도 있다.[11]

펜티엄 4호는 126개의 마이크로 조작을 동시에 비행할 수 있다.[12]: 10 마이크로 오퍼레이션은 동일한 x86 명령의 반복적인 디코딩을 방지하기 위해 12,000개의 항목과 함께 디코딩되어 실행 추적 캐시에 저장된다.[12]: 5 6개의 미세조영술로 이루어진 그룹들이 추적선으로 꽉 들어차 있다.[12]: 5 마이크로 오퍼레이션은 동일한 캐시 라인 내에서 추가 즉각적인 데이터 공간을 빌릴 수 있다.[13]: 49 예외 취급과 같은 복잡한 지시사항은 마이크로코드 ROM으로 이동하게 된다.[12]: 6 펜티엄 4 개발 중 마이크로코드는 프로세서 버그 중 14%를 차지했고, 펜티엄 프로 개발 중 프로세서 버그는 30%를 차지했다.[14]: 35

2006년에 도입된 인텔 코어 마이크로아키텍처에는 비교에 이어 점프를 포함한 몇 가지 일반적인 지시 쌍에 대해 "마이크로 오퍼레이션 퓨전"을 추가했다.[15]코어의 명령 해독기는 x86 명령을 마이크로코드로 세 가지 다른 방식으로 변환한다.

x86 명령어를 코어의[15] 마이크로 오퍼레이션으로 변환
x86 지시사항 x86 디코더 극소량의
통상의 심플 디코더 × 3 1–3
다른 대부분의 사람들 복합 디코더 × 1 ≤4
매우 복잡한 마이크로코드 시퀀서 많은

인텔의 동시 멀티스레딩의 하이퍼스레딩 구현을 위해 마이크로코드 ROM, 트레이스 캐시, 명령 디코더는 공유되지만 마이크로 오퍼레이션 대기열은 공유되지 않는다.[16]

업데이트 설비

1990년대 중반, 새로운 마이크로코드를 공급하기 위한 시설은 처음에는 펜티엄 프로 BIOS 업데이트 기능으로 언급되었다.[17][18]사용자 모드 애플리케이션이 새로운 "BIOS 업데이트 데이터 블록"을 공급하기 위해 BIOS 인터럽트 호출을 해야 하는데, 이 "BIOS 업데이트 데이터 블록"은 BIOS가 부분적으로 검증하고 비휘발성 BIOS 메모리에 저장하며, 이는 다음 부팅 시 설치된 프로세서에 공급될 수 있다.[17]

인텔은 '라는 프로그램을 배포했다.BUP_UTIL.EXE, 이름 변경됨CHECKUP3.EXEDOS로 실행될 수 있는.여러 마이크로코드 업데이트 컬렉션이 함께 연결되고 확장자와 함께 숫자로 번호가 매겨졌다..PDB예를 들어PEP6.PDB.[19]: 79

프로세서 인터페이스

프로세서는 프로세서 내부에 보관되어 내부 ROM에 저장되는 마이크로코드 집합을 사용하여 부팅된다.[1] 마이크로코드 업데이트는 SRAM의 업데이트된 목록으로 점프할 수 있도록 마이크로코드 ROM 내에서 중단점 역할을 하는 별도의 SRAM과 "매치 레지스터" 집합을 채운다.[1]마이크로코드 명령 포인터(UIP)가 모든 매치 레지스터 간에 매치가 수행되며, 매치가 발생하면 해당 목적지 마이크로코드 주소로 점프한다.[2]: 3 원래의 P6 아키텍처에서는 60개의 마이크로 오퍼레이션을 위한 SRAM과 여러 개의 일치/대상 레지스터 쌍을 위한 공간이 있다.[1][2]: 3 ROM 마이크로코드로부터 SRAM에 패치가 적용된 마이크로코드로 점프하는 데는 하나의 프로세서 명령 주기가 필요하다.[1]매치 레지스터는 마이크로코드 일치 주소와 마이크로코드 목적지 주소로 구성된다.[20]

마이크로코드 업데이트를 시작하려면 프로세서가 보호 링 0("링 0")에 있어야 한다.[20]: 1 대칭 다중 처리 방식의 각 CPU는 개별적으로 업데이트해야 한다.[20]: 1

주소를 다음 위치에 지정하여 시작됨eax등록, 설정ecx = 0x79, 및 실행wrmsr(모델별 레지스터 작성).[21]: 435

마이크로코드 업데이트 형식

인텔은 마이크로코드 업데이트를 2,048(2킬로바이트) 바이너리 블럽으로 배포한다.[1]업데이트는 CPUID 명령의 결과와 대조하여 확인할 수 있도록 설계한 프로세서에 대한 정보를 포함한다.[1]구조는 48바이트 헤더로, 그 다음에 업데이트할 프로세서에 의해 직접 읽도록 의도된 2,000바이트가 뒤따른다.[1]

  1. 마이크로코드 업데이트 프로세스 중에 프로세서에 의해 실행되는 마이크로코드 프로그램.[1]이 마이크로코드는 특수 레지스터를 사용하여 구성요소를 재구성하고 활성화 또는 비활성화할 수 있으며, 중단점 일치 레지스터를 업데이트해야 한다.[1]
  2. 최대 60개의 패치형 마이크로 오퍼레이션이 SRAM에 채워진다.[1]
  3. 마이크로코드 업데이트 형식에 대한 이해를 난독하게 하기 위해 임의의 값으로 구성된 패딩.[1]

각 블록마다 인코딩이 다르게 되어 있으며, 2,000바이트의 대다수는 구성 프로그램으로 사용되지 않고 SRAM 마이크로 오퍼레이션 내용 자체도 훨씬 작다.[1]업데이트를 프로세서를 통한 암호 해독 중에 프로세서에 적용할 수 있는지 여부에 대한 최종 결정 및 검증.[17]각각의 마이크로코드 업데이트는 특정 CPU 개정판에만 한정되며, 다른 스텝 레벨을 가진 CPU에 의해 거부되도록 설계되었다.마이크로코드 업데이트는 변조를 방지하고 유효성 검사를 활성화하기 위해 암호화된다.[22]

펜티엄을 사용하면 두 개의 암호화 계층과 인텔이 명시적으로 문서화하지 않은 정확한 세부 정보가 존재하며, 그 대신 10명 미만의 직원에게만 알려져 있다.[23]

Intel Atom, Nehalem 및 Sandy Bridge에 대한 마이크로코드 업데이트에는 추가로 소수점 17의 지수를 가진 2048비트 RSA 계수가 포함된 520바이트 헤더가 추가적으로 포함되어 있다.[20]: 7, 8

발견된 Intel 마이크로코드 데이터 블록 길이(바이트)[20]: 16
마이크로 아키텍처 예제 프로세서 공급길이 기능 길이 의심스러운 인코딩
P6 펜티엄 프로 2000 864; 872; 944; 1968 64비트 블록 암호
코어 PIII … 코어 2 4048 3096
넷버스트 P4, 펜티엄 D, 셀러론 2000–7120 2000 + N*1024 체인블록암호
아톰, 네할렘, 샌디 브리지 코어 i3/i5/i7 976–16336 976 + N*1024; 5120 AES + RSA 시그니처

디버깅

특수 디버깅별 마이크로코드를 로드하여 확장 실행 추적을 활성화한 다음 브레이크포인트 모니터 핀을 통해 추가 정보를 출력할 수 있다.[24]펜티엄 4에서 특수 마이크로코드를 로드하면 마이크로코드 확장 실행 추적 모드에 접근할 수 있다.[24]JTAG Test Access Port(TAP)를 사용할 때, 한 쌍의 브레이크포인트 제어 레지스터가 마이크로코드 주소를 해독하는 것을 허용한다.[24]

1980년대 중반 NEC와 인텔은 마이크로코드 저작권에 관한 미국 연방법원의 오랜 소송이 있었다.[25]NEC는 NEC μPD8086과 함께 인텔 8086 CPU의 제2의 출처 역할을 해 왔으며, 인텔과 장기 특허 및 저작권 교차 라이선스 계약을 체결했다.1982년 8월 인텔은 마이크로코드 구현에 대한 저작권 침해로 NEC를 고소했다.[26][27]NEC는 청정실 소프트웨어 엔지니어링을 통해 V20과 V30 프로세서의 마이크로코드 구현에서 유사성이 복사가 아닌 아키텍처가 요구하는 제한사항의 결과라는 것을 입증함으로써 우위를 점했다.[25]

인텔 386은 마이크로코드 및 프로그램 가능한 로직 어레이의 내장형 자가 테스트를 수행할 수 있으며, 이 경우,EAX등록하다[28]BIST 동안 마이크로그램 카운터는 모든 ROM을 거닐기 위해 재사용되며, 결과는 다중 입력 시그니처 레지스터(MISR)와 선형 피드백 시프트 레지스터의 네트워크를 통해 수집된다.[29]인텔 486을 시작할 때 하드웨어 제어 BIST는 마이크로코드 ROM을 포함한 다양한 배열을 확인하기 위해 2번의20 클럭 사이클 동안 실행되며, 그 후에 제어장치가 마이크로코드로 전송되어 레지스터와 계산 단위의 추가 자가 테스트가 이루어진다.[30]인텔 486 마이크로코드 ROM은 25만 대의 트랜지스터를 보유하고 있다.[30]

AMD는 인텔의 286, 386, 486 마이크로코드를 재사용하는 장기 계약을 맺었다.[31]2004년 10월 법원은 이 합의서에 인텔의 486번 회로 에뮬레이션(ICE) 마이크로코드를 유통하는 AMD가 포함되지 않았다고 판결했다.[31]

직접 액세스 테스트

DAT(Direct Access Testing)는 테스트(DFT) 설계의 일부로 Intel CPU에 포함되며, DFD(Design for Debug) 이니셔티브는 판매 전 개별 CPU의 전체 커버리지 테스트를 허용한다.[32]

In May 2020, a script reading directly from the Control Register Bus (CRBUS)[33] (after exploiting "Red Unlock" in JTAG USB-A to USB-A 3.0 with Debugging Capabilities, without D+, D- and Vcc[34]) was used to read from the Local Direct Access Test (LDAT) port of the Intel Goldmont CPU and the loaded microcode and patch arrays were read.[35]이러한 어레이는 CPU를 특정 모드로 전환한 후에만 액세스할 수 있으며 오프셋 0x6a0을 통해 액세스되는 5개의 어레이로 구성된다.[36]

  1. ROM: 마이크로코드 트라이애드
  2. ROM: 시퀀스 워드
  3. RAM: 시퀀스 워드(업데이트 가능)
  4. RAM: 일치/패치 쌍(업데이트 가능)
  5. RAM: 마이크로코드 트라이애드(업데이트 가능)

참조

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추가 읽기

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  • 미국 특허 5559974, 보그스, 대럴 D.; 브라운, 게리 L. & 핸콕, 마이클 M. 외 연구진, "단 한 번의 마이크로 조작으로 동시에 액세스할 수 있는 독립적으로 로드된 마이크로앨리어스와 매크로앨리어 레지스터를 가진 디코더" 1996-09-24가 인텔에 배정되었다.
  • 미국 특허 5566298, 보그스, Darrell은 D., 브라운, GaryL.&핸콕, 마이클 M.(알.,"상태 회복을 위한 디코더에 어시스트하고 다시 시작하십시오에 방법은 가명 메커니즘을 보내고", 1996-10-15을 출판했고, Micro-operation 순서(MS)제품에 인텔"쭉 펼쳐져 통제한 복귀들에 제어 micro-operations(Cuops)추가 오류 정정을 발행할 할당해 주었다..재시동을 단순화하기 위해, XLAT PLA(Xlat PLA) 변환 로직 어레이에 의해 공급되는 오류 유발 매크로 인스트루레이션에서 비롯된 쿠오프는 유효한 비트가 인가되지 않은 채 쿠오프 레지스터에 로딩된다."
  • 미국 특허 5600806, Brown, Gary L. & Parker, Donald D, "변수 길이 매크로 Instruments의 명령 경계를 명령 버퍼와 일치시키기 위한 방법과 장치" 1997-02-04년 발행되었으며, 하나의 일반 Cuop으로 구현된 Intel "ADD, XOR, SUB, AND 및 OR"에 할당되었다.하나만 표시할 수 있는 또 다른 지침 그룹에는 다음이 포함된다.
  • 미국 특허 5630083호, 카빈, 애드리안 L.; 브라운, 게리 L. & 파커, 도날드 D. "다중 지시사항을 병렬로 해독하기 위한 디코더"는 인텔에 할당된 2013-03-01에 출판되었다.
  • 미국 특허 6055656, 윌슨, 주니어, 제임스 A.; 밀러, 앤서니 C. & 로드하멜, 마이클 W. 외, "표준화된 시험 액세스 포트를 통한 버스 액세스 제어 등록"이 인텔에 배정되어 발행되었다.
  • 미국 특허 20030196096, 서튼, 제임스 A, "마이크로코드 패치 인증" 2003-10-16 출판
  • 미국 특허 5948097, Glew, 앤드류&로저스, 스콧 디온,"법과 기기는 컴퓨터 시스템에서 전화의 사용하지 않고 특권 수준을 변경할 때에", 1999-09-07을 출판했고, 펜티엄 프로 프로세서 등는 인텔 아키텍처 프로세서에서 실행될 수 있인텔"SYSENTER과 SYSEXIT 있assembly-language 지침서에 할당된다.m쭉 펼쳐져ICRO 작동은 소스 필드가 적절한 데이터로 채워졌을 때 준비되도록 결정된다. 명령 디코드 장치는 하나 이상의 마이크로 조작으로 각 명령을 디코딩하는 하나 이상의 변환(XLAT) 프로그램 가능 로직 어레이(PLA)로 구성된다.… SYSENTER와 SYSEXIT 지침은 각각 FIGS 5와 6에 설명된 단계를 수행하는 마이크로 오퍼레이션에 디코딩된다."
  • "Microcode updater interface sysctl" (ucode.c driver). XNU. Retrieved 24 January 2018. #define IA32_BIOS_UPDT_TRIG (0x79) /* microcode update trigger MSR */{{cite web}}: CS1 maint : url-status (링크)
  • Sivaram, A. T.; Fan, Daniel; Yiin, A. (2002-10-10). Efficient Embedded Memory Testing with APG. Vol. 1. Baltimore, Maryland: IEEE. doi:10.1109/TEST.2002.1041744. ISBN 0-7803-7542-4. ISSN 1089-3539. S2CID 19579807.
  • Bosch, Peter (2020-10-01). "Under the hood of a CPU: Reverse Engineering the P6 microcode". YouTube. Netherlands. Retrieved 2020-11-01.

외부 링크

uCodeDisasm — Python(CRBUS에서)의 Intel 마이크로코드 디스어셈블러, ops 이름