인텔 iPSC

Intel iPSC

인텔 퍼스널 슈퍼컴퓨터(Intel iPSC)는 1980년대와 1990년대 병렬 컴퓨터의 제품군이었다. iPSC/1은 Intel iPSC/2로 대체되었고, 그 다음 Intel iPSC/860으로 대체되었다.

4차원 하이퍼큐브 위상

iPSC/1

1984년 저스틴 래트너는 오리건주 비버튼에 있는 인텔 사이언티픽 컴퓨터 그룹의 매니저가 되었다. 그는 수학자 클레브 몰러가 포함된 팀을 고용했다.[1] iPSC는 칼텍 코스메틱 큐브 연구 프로젝트에서 영감을 받은 프로세서 사이의 하이퍼큐브를 사용했다. 그 때문에, 치수가 증가하는 하이퍼큐브의 모서리에 해당하는 2의 힘으로 번호를 매기는 노드로 구성되었다.[2]

컴퓨터 역사 박물관의 인텔 iPSC-1(1985) (다른 사진 참조)

인텔은 1985년 iPSC/1을 발표했는데, 32~128개 노드가 이더넷으로 하이퍼큐브에 연결됐다. 이 시스템은 "큐브 매니저"인 Xenix를 운영하는 PC/AT 시대의 개인용 컴퓨터에 의해 관리되었다.[3] 각 노드에는 80287개의 연산 코프로세서, 512K의 RAM이 탑재된 80286 CPU와 8개의 이더넷 포트(하이퍼큐브 인터커넥트용 7개, 큐브 매니저와 대화할 1개)가 있었다.[1]

Paul Pierce에 의해 개발된 NX라고 불리는 메시지 패스스루 인터페이스는 iPSC 라인의 수명에 걸쳐 진화했다.[4] 큐브 매니저만이 외부 세계와의 연결을 가지고 있었기 때문에 응용 프로그램을 개발하고 디버깅하는 것은 어려웠다.[5]

기본 모델은 iPSC/d5(32노드 5차원 하이퍼큐브), iPSC/d6(64노드 6차원), iPSC/d7(128노드 7차원)이었다. 각 캐비닛에는 32개의 노드가 있었고, 가격은 4캐비닛 iPSC/d7 모델의 경우 최대 50만 달러까지 다양했다.[1] 추가 메모리(iPSC-MX)와 벡터 프로세서(iPSC-VX) 모델도 3가지 크기로 이용할 수 있었다. 16개의 노드를 가진 4차원 하이퍼큐브(iPSC/d4)도 이용할 수 있었다.[6]

iPSC/1은 상용 기성 부품에서 제작된 최초의 병렬 컴퓨터라고 불렸다.[7] 이를 통해 nCUBE 프로젝트가 더 일찍 시작됐음에도 불구하고 nCUBE에서 경쟁사와 거의 같은 시기에 시장에 진출할 수 있었다. 각 iPSC 캐비닛은 (전체적으로) 127cm x 41cm x 43cm이었다. 총 컴퓨터 성능은 2 MFLOPS로 추정되었다. 메모리 폭은 16비트였다.

32개 노드가 있는 직렬 #1 iPSC/1은 1985년에 Oak Ridge 국립 연구소에 전달되었다.[8][9]

iPSC/2

Intel iPSC/2 16노드 병렬 시스템 1995년 8월 22일.

인텔 iPSC/2는 1987년에 발표되었다. 그것은 여러 가지 구성으로 사용 가능했는데, 기본 설정은 16 MHz에 16개의 Intel 80386 프로세서가 있는 캐비닛 하나로서 각각 4 MB의 메모리와 80387 코프로세서가 동일한 모듈에 있다.[10] 운영 체제와 사용자 프로그램은 관리 PC에서 로딩되었다. 이 PC는 보통 특수 인터페이스 카드를 가진 인텔 301이었다. 이더넷 대신, 각각 약 2.8 Mbyte/s의 데이터 전송 속도의 8개 채널을 가진 사용자 정의 직접 연결 모듈이 하이퍼큐브 상호 연결에 사용되었다.[10] 사용자 정의 인터커넥트 하드웨어는 더 높은 비용을 초래하지만 통신 지연을 줄였다.[11] 관리 프로세서에 있는 소프트웨어는 "큐브 관리자" 대신 "시스템 리소스 관리자"라고 불렸다. 이 시스템은 각각 프로세서와 코프로세서를 갖춘 최대 128개 노드까지 확장할 수 있다.[12]

기본 모듈은 Weitek 1167 부동 소수점 유닛을 추가하여 SX(Scalar eXtension) 버전으로 업그레이드할 수 있었다.[13] 각 프로세서 모듈에 대해 전용 곱셈 및 추가 단위가 있는 VX(Vector eXtension) 모듈과 페어링할 수 있는 또 다른 구성. 이는 사용 가능한 인터페이스 카드 슬롯 수가 절반으로 줄어든다는 단점이 있다. 동일한 iPSC/2 시스템의 일부로 여러 캐비닛을 두는 것은 최대 노드 수를 실행하고 이들이 VX 모듈에 연결할 수 있도록 하기 위해 필요하다.[14]

iPSC/2 노드는 독점적인 NX/2 운영 체제를 실행했고, 호스트 시스템은 시스템 V 또는 Xenix를 실행했다.[15] 노드는 로컬 디스크 스토리지가 없는 iPSC/1과 같이 구성하거나 클러스터된 파일 시스템(당시 동시 파일 시스템이라고 함)[14][16]과 직접 연결 모듈 중 하나를 사용할 수 있다. 고속 노드 컴퓨팅 요소와 인터커넥트 시스템을 모두 사용함으로써 iPSC/1에 비해 애플리케이션 성능이 향상되었다.[17][18] 약 140개의 iPSC/2 시스템이 구축되었다.[19]

iPSC/860

Tachyon 평행선 추적 엔진을 실행하는 동안 Intel iPSC/860 32노드 병렬 컴퓨터 전면 패널. 1995년 8월 22일.

인텔은 1990년에 iPSC/860을 발표했다. iPSC/860은 하이퍼큐브에 연결된 최대 128개의 처리 요소로 구성되었으며, 각 요소는 40–50MHz의 Intel i860 또는 Intel 80386 마이크로프로세서로 구성된다.[20] 노드당 메모리는 8MB로 늘렸고 유사한 직접 연결 모듈이 사용돼 크기가 128개 노드로 제한됐다.[21]

컴퓨팅 노드, I/O 노드 및 시스템 관리 보드를 보여주는 프론트 도어가 열린 Intel iPSC/860 32노드 병렬 컴퓨터 1995년 8월 22일.

한 고객은 오크리지 국립 연구소였다.[20] iPSC/860의 성능은 여러 연구 프로젝트에서 분석되었다.[22][23] iPSC/860은 SPEC MPI 2007 벤치마크의 일부가 된 타치온 평행선 추적 엔진의[24][25] 원래 개발 플랫폼이기도 하였으며, 오늘날에도 널리 사용되고 있다.[26] iPSC 라인은 인텔 파라곤으로 진화한 캘리포니아 공과대학의 터치스톤 델타라는 연구 프로젝트로 대체되었다.

참조

  1. ^ a b c Cleve Moler (October 28, 2013). "The Intel Hypercube, part 1". Retrieved November 4, 2013.
  2. ^ "The Personal SuperComputer". Computer History Museum. Retrieved November 4, 2013.
  3. ^ Paul R. Pierce. "Intel iPSC/1". Archived from the original on June 3, 2013. Retrieved November 4, 2013.
  4. ^ Paul Pierce (April 1994). "The NX message passing interface". Parallel Computing. 20 (4): 1285–1302. doi:10.1016/0167-8191(94)90023-X.
  5. ^ Martin J. Schedlbauer (1989). "An I/O management system for the iPSC/1 hypercube". Proceedings of the 17th Conference on ACM Annual Computer Science Conference: 400. doi:10.1145/75427.1030220 (inactive 31 October 2021).{{cite journal}}: CS1 maint : 2021년 10월 현재 DOI 비활성 (링크) CS1 maint : 작성자 매개변수 사용 (링크)
  6. ^ http://delivery.acm.org/10.1145/70000/63074/p1207-orcutt.pdf[데드링크]
  7. ^ Paul R. Pierce. "Other Artifacts in the Collection". Archived from the original on June 3, 2013. Retrieved November 4, 2013.
  8. ^ Betsy A. Riley. "ORNL HPCC history (timeline details)".
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  10. ^ a b "Intel iPSC/2 (Rubik)". Computer Museum. Katholieke Universiteit Leuven. Retrieved November 4, 2013.
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  13. ^ Si. Pi Ravikumār (1996). Parallel Methods for VLSI Layout Design. Greenwood Publishing Group. p. 183. ISBN 9780893918286.
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