파이프라인 버스트 캐시
Pipeline burst cache컴퓨터 공학에서, 파이프라인 버스트 캐시 메모리의 생성과 개발은 슈퍼스칼라 아키텍처의 개발에 필수적인 부분이다.1990년대 중반에 동기식 버스트 캐시와 비동기식 캐시의 대체품으로 도입되어 현재까지 컴퓨터에서 사용되고 있다.기본적으로 대기 상태를 최소화하여 프로세서 컴퓨팅 속도를 극대화함으로써 캐시 메모리의 작동 속도를 높인다.파이프라인 및 파열 기술을 구현하면 고성능 컴퓨팅이 보장된다.그것은 병렬의 원리, 즉 초저칼라 구조의 개발이 놓여 있는 바로 그 원리에 작용한다.파이프라인 버스트 캐시는 DRAM 컨트롤러와 칩셋 설계에서 찾을 수 있다.[1]
소개
프로세서 기반 시스템에서 프로세서의 속도는 항상 메인 메모리의 속도보다 높다.그 결과, 메인 메모리에서 지시사항이나 데이터를 가져올 때 불필요한 대기 상태가 개발된다.이것은 시스템 성능 저하를 초래한다.캐시 메모리는 기본적으로 시스템의 효율성을 높이고 프로세서의 전체 컴퓨팅 속도를 최대한 활용하기 위해 개발된다.[2]
프로세서의 성능은 데이터 및 명령을 프로세서로 전송하기 위해 사용되는 방법에 의해 크게 영향을 받는다.전송에 필요한 시간이 적을수록 프로세서 성능이 향상된다.
Pipeline Burst Cache는 기본적으로 4개의 데이터 전송을 연속하는 파이프라인에서 읽거나 쓰도록 설계된 프로세서의 저장 영역이다.이름이 '파이프라이닝'을 나타내듯이 첫 번째 전송 후 전송은 프로세서에 첫 번째 전송이 도착하기 전에 이루어진다.비동기식 캐시와 동기식 버스트 캐시의 대안으로 개발되었다.
Pipeline Burst Cache는 1995년 Intel 430FX 칩셋의 출시를 시작으로 널리 채택되었다.
작동 원리
파이프라인 버스트 캐시는 다음의 두 가지 작동 원리에 기초한다.
버스트 모드
이 모드에서는 메모리 내용이 요청되기 전에 미리 설정된다.
일반적인 캐시의 경우, 각 행은 32바이트 폭이다. 즉, 한 번에 32바이트(256비트)가 발생한다.그러나 데이터 경로의 폭은 8바이트에 불과하다.단일 캐시 전송을 위해서는 네 번의 작업이 필요하다는 뜻이다.버스트 모드가 아닐 경우 각 전송은 별도의 주소를 제공해야 한다.그러나 전송은 연속 메모리 위치에서 수행되기 때문에 첫 번째 주소 이후에 다른 주소를 지정할 필요가 없다.Bursting 기법을 사용하면, 나머지 주소를 지정하지 않고도 연속적인 데이터 바이트의 전송이 이루어질 수 있다.이것은 속도 향상에 도움이 된다.[3]
파이프라인 모드
이 모드에서 하나의 메모리 값은 DRAM에서 다른 메모리 값에 액세스하는 것과 동시에 캐시에서 액세스할 수 있다.파이프라인 작업은 캐시에서 또는 캐시로 데이터 및 지시사항의 전송을 단계별로 구분하는 것을 시사한다.각 단계는 항상 한 번의 작업으로 바쁘게 움직인다.이것은 조립 라인에서 사용되는 개념과 같다.이 작업은 많은 시간 낭비와 프로세서 속도 감소를 수반하는 순차 메모리 작업의 결함을 극복했다.[4]
작전
위의 두 가지 운영 원칙의 도움을 받아 Pipeline Burst Cache를 구현한다.이 캐시에서, 데이터를 새로운 위치에서 또는 새로운 위치로 전송하는 것은 초기 전송에 여러 사이클이 걸리지만, 후속 전송은 단일 사이클로 이루어진다.[5][6]
트레이드오프
이 캐시에 관련된 회로는 파이프라이닝과 버스트 모드의 동시 개입으로 인해 매우 복잡하다.따라서 초기에 "파이프라인"을 설정하는 데 더 많은 시간이 필요하다.
참고 항목
참조
- ^ "Network dictionary".
- ^ "How cache works".
- ^ "Cache Bursting". Pcguide.
- ^ "Modes of operation".
- ^ "Operation".
- ^ "Pipeline Burst Cache". Pcguide.
