공정변동(반도체)

Process variation (semiconductor)

공정 변동은 통합 회로가 조립될 때 트랜지스터 속성(길이, 폭, 산화 두께)에서 자연적으로 발생하는 변동이다. 공정 변동의 양은 장치의 전체 길이 또는 폭의 큰 퍼센트가 되고 특징 크기가 원자의 크기 및 석판 마스크 패팅을 위한 사용 가능한 빛의 파장과 같은 기본 차원에 근접함에 따라 더 작은 공정 노드(<65nm)에서 특히 뚜렷해진다.

공정 변동은 모든 회로의 출력 성능에서 측정 가능하고 예측 가능한 분산을 야기하며, 특히 아날로그 회로는 불일치로 인해 더욱 그러하다.[1] 분산이 특정 출력 메트릭(대역폭, 게인, 상승 시간 등)의 측정 또는 시뮬레이션 성능을 특정 회로 또는 장치에 대한 규격 아래로 떨어지거나 규격 이상으로 상승시키는 원인이 되는 경우 해당 장치 세트의 전체 수율을 감소시킨다.

역사

반도체 변동에 대한 첫 언급은 트랜지스터의 공동 발명가인 윌리엄 쇼클리가 1961년 접합부 파괴 분석에서 한 것이다.[2]

체계적 변동의 분석은 Schemert와 Zimmer에 의해 1974년에 임계 전압 민감도에 관한 논문으로 수행되었다.[3] 이 연구는 산화물 두께와 삽입 에너지가 MOS 기기의 임계 전압에 미치는 영향을 조사했다.

변동 원인 1) 게이트 산화물 두께 2) 무작위 도판트 변동 3) 장치 기하학, 나노미터 영역의 리토그래피

특성화

반도체 주조 공장은 각 새로운 공정 노드에 대한 트랜지스터 속성(길이, 폭, 산화물 두께 등)의 변동성에 대한 분석을 실시한다. 이러한 측정치를 기록하여 팹리스 반도체 업체 등 고객사에 제공한다. 이 파일 세트는 일반적으로 업계에서 "모델 파일"이라고 불리며 EDA 도구에 의해 설계 시뮬레이션을 위해 사용된다.

FEOL

일반적으로 프로세스 모델(예: HSPIE )은 Front End Of Line 조건에 기초한 프로세스 코너를 포함한다. 이러한 것들은 종종 전형적이거나 공칭적인 지점에 집중되며, 또한 Ntype과 Ptype 코너로 분리되는 Fast 및 Slow 코너도 포함되며, 다른 방식으로 비선형 활성 N+ / P+ 장치에 영향을 미친다. 공칭 N+ 및 P+ 트랜지스터의 경우 TT, 고속 N+ 및 P+ 트랜지스터의 경우 FF, 고속 N+ 및 저속 P+ 트랜지스터의 경우 FS 등이 그 예다.

벌

참고 항목: 줄의 뒷쪽 끝

기생 배선을 모델링할 때 종종 직교 공정 모서리 세트에 기생 추출 데크가 함께 제공된다(예: STAR-RC 추출 데크). 이러한 코너는 일반적으로 목표값에 대한 표준/공칭 및 배선에 최소/최대 정전 용량을 초래하는 도체 두께, 도체 폭 및 도체 산화물 두께의 변화에 대한 Cbest/Cworst 코너로 나열된다. 종종 RCbest와 RCworst라고 불리는 추가 코너가 공급되는데, 이는 두께와 폭에 대해 최고(최저)와 최악의(최상) 배선 저항을 초래하는 도체 파라미터를 선택한 다음, 이 값이 직접 c가 아니기 때문에 산화 두께로 인해 최고(최저)와 최악의(최상위) 캐패시턴스를 추가하는 산화 두께를 더하는 것이다.또는 배선 저항과 관련됨.

해결책 & 솔루션

통계 분석

이 접근방식을 사용하는 설계자는 특정 프로세스에 대한 트랜지스터의 측정된 가변성에 따라 회로의 출력이 어떻게 작용하는지 분석하기 위해 수만에서 수천까지 시뮬레이션을 수행한다. 트랜지스터의 측정 기준은 시뮬레이션 전에 회로를 시뮬레이션하기 위해 설계자에게 제공된 모델 파일에 기록된다.

설계자가 사용하는 가장 기본적인 접근법은 불일치에 민감한 장치의 크기를 늘리는 것이다.

위상 최적화

광택 등으로 인한 변동을 줄이기 위해 사용한다.[4]

패터닝 기법

선 가장자리의 거칠기를 줄이기 위해 고급 석판기술이 사용된다.

참고 항목

참조

  1. ^ Patrick Drennan, "Analog Design에 대한 MOSFET 불일치 이해" IEEE 솔리드 스테이트 회로 저널, Vol 38, No 3, 2003년 3월
  2. ^ W. 쇼클리 "실리콘 p-n 접합 관련 문제" 솔리드 스테이트 전자, 1961년 1월 2권, 페이지 35–67.
  3. ^ W. Schemert, G. Zimmer, "공정 변동에 의한 이온 임플란트 m.o.s. 트랜지스터의 Threshold-전압 민감도" 전자 서신, 제10권, 제9권, 1974년 5월 2일, 페이지 151-152
  4. ^ "인텔의 45nm CMOS 기술의 프로세스 변화 관리" Intel Technology Journal, Volume 12, 2008년 6월 17일 발행 http://www.intel.com/technology/itj/2008/v12i2/3-managing/1-abstract.htm

외부 링크