통계적 정적 타이밍 분석

기존 정적 타이밍 분석(STA)은 지난 30년간 디지털 회로 설계를 위한 재고 분석 알고리즘이었습니다.그러나 최근 몇 년 동안 반도체 디바이스와 인터커넥트의 변동 증가로 인해 기존의 (결정론적인) STA에서는 처리할 수 없는 많은 문제가 발생하고 있습니다.이를 통해 게이트 및 상호접속 정규 결정론적 타이밍을 확률 분포로 대체하고 단일 결과보다는 가능한 회로 결과의 분포를 제공하는 통계 정적 타이밍 분석에 대한 상당한 연구가 이루어졌습니다.

기존 STA와의 비교

Deterministic STA가 인기 있는 이유는 다음과 같습니다.

• 벡터가 필요 없기 때문에 경로를 놓치는 일은 없습니다.
• 실행 시간은 회로 크기가 선형입니다(기본 알고리즘의 경우).
• 결과는 보수적이다.
• 일반적으로 상당히 단순한 라이브러리(일반적으로 입력 기울기와 출력 로드의 함수로 지연 및 출력 기울기)를 사용합니다.
• 최적화에 사용하기 위해 증분 연산으로 쉽게 확장할 수 있습니다.

STA는 매우 성공적이지만 다음과 같은 제한이 있습니다.

• 특히 공간 상관 관계가 포함된 경우 다이 내 상관 관계를 쉽게 처리할 수 없습니다.
• 가능한 모든 사례를 처리하기 위해 많은 코너가 필요합니다.
• 유의한 랜덤 변동이 있으면 항상 보수적이 되기 위해서는 너무 비관적이어서 경쟁력 있는 제품을 만들 수 없습니다.
• CPPR(Common Path Vismalism Removal) 등 다양한 상관 문제에 대처하기 위한 변경으로 인해 기본 알고리즘이 선형 시간 또는 비증분 또는 둘 다보다 느려집니다.

SSTA는 이러한 제한을 다소 직접적으로 공격합니다.첫째, SSTA는 감도를 사용하여 지연 간의 상관관계를 찾습니다.그런 다음 지연의 통계적 분포를 추가하는 방법을 계산할 때 이러한 상관 관계를 사용합니다.

SSTA와 같이 각 값에 대한 민감도 벡터를 유지함으로써 결정론적 STA가 상관성과 민감도를 처리하도록 강화되지 못할 기술적 이유는 없다.과거에는 이것이 STA에 추가되는 큰 부담으로 보였지만 SSTA에 필요한 것은 분명했기 때문에 아무도 불평하지 않았습니다.SSTA에 대한 비판의 일부를 아래에서 참조해 주십시오.

방법들

SSTA 알고리즘에는 패스 베이스와 블록 베이스의 2개의 주요 카테고리가 있습니다.

경로 기반^[1] 알고리즘은 특정 경로 상의 게이트 지연과 와이어 지연을 합산합니다.통계적 계산은 간단하지만 분석을 실행하기 전에 해당 경로를 식별해야 합니다.일부 다른 경로는 관련이 있지만 분석되지 않을 수 있으므로 경로 선택이 중요합니다.

블록 기반^[2] 알고리즘은 클럭된 요소에서 전진(및 후진)하여 각 노드의 도착 시간(및 필수)을 생성합니다.장점은 완전성이며 경로를 선택할 필요가 없다는 것입니다.가장 큰 문제는 상관관계를 고려한 통계적 최대(또는 최소) 연산이 필요하다는 것입니다.이것은 어려운 기술적 문제입니다.

현재 Altos Design Automation의 Variety 도구와 같은 SSTA 셀 특성화 도구를 사용할 수 있습니다.

비판

SSTA에 대해 다음과 같은 비판이 제기되었습니다.

• 특히 현실적인(가우스적이지 않은) 분포에서는 너무 복잡합니다.
• 최적화 흐름이나 알고리즘에 결합하는 것은 어렵습니다.
• 알고리즘에 필요한 데이터를 얻는 것은 어렵다.이 데이터를 얻을 수 있어도 시간에 따라 다르므로 신뢰할 수 없습니다.
• 팹의 고객이 진지하게 사용하는 경우, 팹이 프로세스의 통계 속성을 변경할 경우 팹이 수행할 수 있는 변경사항이 제한됩니다.
• 민감도와 ^[3]상관관계를 고려하는 향상된 결정론적 STA에 비해 편익은 상대적으로 작다.

정적 타이밍 분석을 수행하는 도구

FPGA

• 알테라 쿼터스 2세
• Xilinx ISE

ASIC

• Synopsys 프라임타임(Synopsys 프라임타임)
• 케이던스 조우 타이밍 시스템(케이던스 온도)
• IBM EinsTimer
• ANSYS 경로 FX(ANSYS 경로 FX)

「 」를 참조해 주세요.

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