캐패시턴스-전압 프로파일링
Capacitance–voltage profiling정전용량-전압 프로파일링(또는 C-V 프로파일링, 때로는 CV 프로파일링)은 반도체 재료 및 소자의 특성을 나타내는 기술입니다.인가되는 전압은 다양하며, 캐패시턴스는 전압의 함수로 측정 및 표시됩니다.이 기술은 금속-반도체 접합부(숏키 장벽) 또는 p-n[1] 접합부 또는 MOSFET를 사용하여 전자와 구멍이 전도되지 않는 영역인 고갈 영역을 생성하지만 이온화 공여체 및 전기적으로 활성화된 결함 또는 트랩을 포함할 수 있습니다.내부에 이온화된 전하가 있는 고갈 영역은 콘덴서처럼 작동합니다.접점에 인가되는 전압을 변경함으로써 공핍폭을 변경할 수 있습니다.인가된 전압에 대한 공핍폭의 의존성은 도핑 프로파일 및 전기적 활성 결함 [2],밀도와 같은 반도체 내부 특성에 대한 정보를 제공합니다.[3] 측정은 DC에서 수행하거나 DC 및 소신호 AC 신호(컨덕턴스 방법)를 사용하거나 큰 신호 과도 전압을 [5]사용할 수 있습니다.
어플
많은 연구자들은 특히 MOSCAP 및 MOSFET 구조에서 반도체 파라미터를 결정하기 위해 캐패시턴스-전압(C–V) 테스트를 사용합니다.단, C-V 측정은 양극 접합 트랜지스터, JFET, III-V 복합 소자, 광전지, MEMS 소자, 유기 박막 트랜지스터(TFT) 디스플레이, 포토다이오드 및 카본 나노튜브(CNT)를 포함한 다른 유형의 반도체 소자 및 기술을 특성화하는 데도 널리 사용됩니다.
이러한 측정의 기본적 성격으로 인해 광범위한 연구 과제와 분야에 적용할 수 있다.예를 들어, 연구자들은 대학 및 반도체 제조업체의 연구실에서 이를 사용하여 새로운 공정, 재료, 장치 및 회로를 평가합니다.이러한 측정은 프로세스 및 장치 성능 개선을 담당하는 제품 및 수율 향상 엔지니어에게 매우 중요합니다.또한 신뢰성 엔지니어는 이러한 측정을 사용하여 사용하는 재료의 공급업체를 검증하고 공정 매개변수를 모니터링하며 고장 메커니즘을 분석합니다.
다수의 반도체 장치 및 재료 매개변수는 적절한 방법론, 계측 및 소프트웨어를 사용한 C–V 측정에서 도출할 수 있습니다.이 정보는 반도체 생산 체인 전체에 걸쳐 사용되며 평균 도핑 농도, 도핑 프로파일 및 캐리어 수명 등의 매개변수를 포함한 에피택셜 성장 결정을 평가하는 것으로 시작합니다.
C–V 측정은 웨이퍼 공정에서 산화물 두께, 산화물 전하, 이동 이온에 의한 오염 및 인터페이스 트랩 밀도를 나타낼 수 있습니다.nano에서 생성된 C-V 프로파일산화물 두께가 다른 벌크 MOSFET용 허브.빨간색 곡선은 저주파를 나타내고 파란색 곡선은 고주파 C–V 프로파일을 나타냅니다.산화물 두께가 다른 임계값 전압의 변화에 특히 주의하십시오.
리소그래피, 식각, 클리닝, 유전체 및 폴리실리콘 증착, 금속화 등 다른 공정 단계가 수행된 후에도 이러한 측정은 계속 중요합니다.디바이스가 완전히 조립되면 C–V 프로파일링은 신뢰성 및 기본 디바이스 테스트 시 임계값 전압 및 기타 파라미터를 특성화하고 디바이스 성능을 모델링하기 위해 자주 사용됩니다.
C–V 측정은 Electronic Instrumentation의 캐패시턴스-전압계를 사용하여 수행됩니다.얻어진 C–V 그래프로 반도체 장치의 도핑 프로파일을 분석하는 데 사용됩니다.
C-V 특성 금속 산화물 반도체 구조
게이트옥시드를 매개로 채널 내 전위 장벽의 높이를 제어함으로써 금속산화물 반도체 구조는 MOSFET의 중요한 부분이다.
n채널 MOSFET의 동작은 아래 그림과 같이 오른쪽 그림과 같이 3개의 영역으로 나눌 수 있습니다.
고갈
금속에 작은 양의 바이어스 전압이 인가되면 원자가 밴드 에지가 페르미 레벨에서 멀리 구동되고 본체로부터의 구멍이 게이트에서 멀어지기 때문에 캐리어 밀도가 낮아지기 때문에 캐패시턴스가 낮아집니다(그림의 중앙에 있는 골짜기).
반전
더 큰 게이트 바이어스에서는 반도체 표면 근방에서 전도대 가장자리를 페르미 레벨에 근접시켜 반도체와 산화물 사이의 계면에서 반전층 또는 n채널의 전자로 표면을 채운다.그 결과 오른쪽 그림과 같이 캐패시턴스가 증가합니다.
축적
음의 게이트 소스 전압(양의 소스-게이트)이 인가되면 n개 영역의 표면에 p채널이 생성됩니다. 이는 n채널의 경우와 유사하지만 전하와 전압의 극성은 반대입니다.홀 밀도의 증가는 오른쪽 그림의 왼쪽 부분에 표시된 캐패시턴스의 증가에 해당합니다.
「 」를 참조해 주세요.
레퍼런스
- ^ J. Hilibrand 및 R.D. Gold, "용량-전압 측정에서 접점 다이오드의 불순물 분포 결정", RCA Review, vol. 21, 페이지 245, 1960년 6월
- ^ Alain C. Diebold, ed. (2001). Handbook of Silicon Semiconductor Metrology. CRC Press. pp. 59–60. ISBN 0-8247-0506-8.
- ^ a b E.H. Nicollian, J.R. Brews (2002). MOS (Metal Oxide Semiconductor) Physics and Technology. Wiley. ISBN 978-0-471-43079-7.
- ^ Andrzej Jakubowski, Henryk M. Przewłocki (1991). Diagnostic Measurements in LSI/VLSI Integrated Circuits Production. World Scientific. p. 159. ISBN 981-02-0282-2.
- ^ Sheng S. Li and Sorin Cristoloveanu (1995). Electrical Characterization of Silicon-On-Insulator Materials and Devices. Springer. Chapter 6, p. 163. ISBN 0-7923-9548-4.
외부 링크
- 나노상의 MOScap 시뮬레이터HUB.org을 사용하면 다양한 도핑 프로파일, 재료 및 온도에 대한 C-V 특성을 계산할 수 있습니다.
