지연계산

Delay calculation

지연 계산은 단일 논리 게이트의 게이트 지연과 여기에 부착된 와이어를 계산하기 위해 집적회로 설계에 사용되는 용어다.이와는 대조적으로 정적 타이밍 분석은 지연 계산을 사용하여 각 게이트와 와이어의 지연을 결정하는 전체 경로의 지연을 계산한다.

관문 자체의 지연 계산에는 여러 가지 방법이 사용된다.선택은 주로 필요한 속도와 정확도에 따라 결정된다.

  • SPICE와 같은 회로 시뮬레이터를 사용할 수 있다.이것은 가장 정확하지만 가장 느린 방법이다.
  • 2차원 테이블은[1] 일반적으로 논리합성, 배치 및 라우팅과 같은 애플리케이션에서 사용된다.이 표는 출력 부하와 입력 기울기를 취하고 회로 지연과 출력 기울기를 발생시킨다.
  • K-factor 모델이라 불리는 매우 단순한 모델이 사용되기도 한다.이는 부하 캐패시턴스의 k배인 상수 플러스 k배의 지연에 가깝다.
  • 지연 계산 언어,[2] 즉 DCL이라고 불리는 좀 더 복잡한 모델은 지연 값이 필요할 때마다 사용자 정의 프로그램을 호출한다.이를 통해 임의로 복잡한 모델을 나타낼 수 있지만, 중요한 소프트웨어 엔지니어링 문제가 발생한다.
  • 논리적 노력은 게이트 사이징을 설명하는 간단한 지연 계산을 제공하며 분석적으로 추적할 수 있다.

마찬가지로 전선의 지연을 계산하는 방법에는 여러 가지가 있다.와이어의 지연은 일반적으로 목적지마다 다를 것이다.정확도를 높이고(및 속도를 감소시키는) 가장 일반적인 방법은 다음과 같다.

  • C 덩어리.전체 와이어 캐패시턴스는 게이트 출력에 적용되며 와이어 자체를 통한 지연은 무시된다.
  • 엘모어 지연은[3] 단순한 근사치로, 계산 속도는 중요하지만 와이어를 통한 지연 자체는 무시할 수 없는 경우에 자주 사용된다.단순 계산에서 와이어 세그먼트의 R 및 C 값을 사용한다.각 와이어 세그먼트의 지연은 해당 세그먼트의 R을 다운스트림 C에 곱한 값이다.그러면 모든 지연은 근원에서 합산된다. (이는 네트워크가 나무 구조로 되어 있다고 가정하며, 칩의 대부분의 네트에 해당된다.이 경우 Elmore 지연은 두 개의 트리 트래버스로 시간 O(N)로 계산할 수 있다.네트워크가 트리 구조화되지 않은 경우 Elmore 지연은 여전히 계산될 수 있지만 매트릭스 계산을 포함한다.)
  • 모멘트 매칭은 보다 정교한 분석 방법이다.그것은 시간영역에서 여러 순간을 일치시키거나 주파수영역에서 좋은 이성적 근사치(Padé 근사치)를 찾는 것으로 생각할 수 있다.(이들은 매우 밀접하게 관련되어 있다 - Laplace 변환 참조)또한 시간 영역의 첫 번째 순간과 일치하는 엘모어 지연의 일반화를 생각할 수 있다(또는 주파수 영역의 한극 근사치를 계산한다 - 그들은 동등하다).이 기법의 첫 번째 사용인 AWE는 명시적 모멘트 일치를 사용했다.[4]PrimA와[5] PVL과 같은 새로운 방법은 Krylov 하위 공간을 기반으로 하는 암시적 모멘트 일치를 사용한다.이 방법들은 엘모어보다 느리지만 더 정확하다.회로 시뮬레이션에 비해 속도는 빠르지만 정확도는 떨어진다.
  • SPICE와 같은 회로 시뮬레이터를 사용할 수 있다.이것은 보통 가장 정확하지만 가장 느린 방법이다.
  • DCL은 위에서 정의한 바와 같이 게이트 지연뿐만 아니라 상호 연결에도 사용할 수 있다.

종종 게이트의 계산과 출력에 연결된 모든 와이어를 결합하는 것이 이치에 맞는다.이 조합을 흔히 무대 지연이라고 부른다.

와이어 또는 게이트의 지연은 주변 구성 요소의 거동에 따라 달라질 수 있다.이는 신호 무결성 검사 시 분석되는 주효과 중 하나이다.

디지털 설계 지연 계산

세미 커스텀 디지털 설계의 맥락에서, 사전 성격화된 디지털 정보는 위에서 언급한 2-D 조회 테이블(LUT)의 형태로 추상화되는 경우가 많다.세미 커스텀 설계 방법의 이면에 있는 아이디어는 사전 제작되고 테스트된 부품 블록을 사용하여 더 큰 칩을 만드는 것이다.

이런 맥락에서 블록은 NAND, OR, AND 등과 같은 논리 게이트다.실제로는 이러한 관문이 트랜지스터로 구성되지만, 세미 커스텀 엔지니어는 타이밍 아크라고 불리는 입력 핀에서 출력 핀까지의 지연 정보만 인식할 것이다.2D 표는 두 개의 독립 변수에 대한 게이트 지연의 변동성(일반적으로 입력 신호의 변화율 및 출력 핀의 부하 속도)에 대한 정보를 나타낸다.이 두 변수를 설계 용어로 슬루와 부하라고 한다.

정적 타이밍 분석 엔진은 먼저 개별 셀의 지연을 계산하고 이들을 끈으로 묶어 추가 분석을 한다.

통계지연계산

참고 항목:통계적 정적 타이밍 분석

칩 치수가 작아짐에 따라 관문과 와이어의 지연은 결정론적 수량이 아닌 통계적 추정치로 취급해야 할 수 있다.게이트의 경우, 이것은 도서관 형식에 대한 확장이 필요하다.와이어의 경우, 이것은 와이어 지연의 평균과 분포를 계산할 수 있는 방법이 필요하다.두 경우 모두 임계 전압과 금속 두께와 같은 기본 변수에 대한 의존도를 파악하는 것이 중요하다. 이는 주변 구성 요소의 지연 간 상관 관계를 유발하기 때문이다.초기 예를 참조하십시오.

참고 항목

참조

  1. ^ E.Y.정.B.H.주.Y.K.Proc에서 Lee, K.H Kim, S.H Lee, "submicron ASIC 기술에 대한 고급 지연 분석 방법".IEEE 5번째 Int.ASIC 1992, 페이지 471-474.
  2. ^ DCL을 포함한 IEEE 표준
  3. ^ *W. C. Elmore, 특히 광대역 증폭기에 대한 감쇠 선형 네트워크의 과도 응답, 1948년 1월, 제19권, 제1권, 페이지 55-63.
  4. ^ *필러, L.T.; Rohrer, R.A., 타이밍 분석을 위한 점근 파형 평가
  5. ^ *Odabasioglu, A.; Celik, M.; Fileggi, L.T, PrimA: 패시브 축소 인터커넥트 매크로모들링 알고리즘, IEEE Transactions on Computer-Aided Aided Disign of Integrated Circuit and Systems, Vol 17, 1998년 8월 페이지 645 - 654
  6. ^ Ying Rui; Flilegi, L.T.; Strojwas, A.J., (1999년) 변동 분석을 포함한 RC(L) 인터커넥트의 모델 주문 감소, 1999년 6월 21일–25일, 페이지 201 - 206