다중패턴화

Multiple patterning

다중 패터닝(multiple patterning)은 집적 회로(IC)를 제조하기 위한 기술의 한 종류로, 특징 밀도를 향상시키기 위해 포토리소그래피(photolithography.그것은 10 nm와 7 nm 노드 반도체 공정 및 그 이상에 필요할 것으로 예상됩니다.한 번의 리소그래피 노출로는 충분한 해상도를 제공하기에 충분하지 않을 수 있다는 것이 전제입니다.따라서 추가 노출이 필요하거나, 그렇지 않으면 (스페이서를 사용하여) 에칭된 피쳐 측벽을 사용한 포지셔닝 패턴이 필요합니다.

다중 패터닝을 위한 상이한 기술들
상단: 피쳐를 그룹으로 분할(여기에 표시된 3개)하고 각 피쳐는 다른 마스크로 패턴화됩니다.
센터: 스페이서를 사용하여 틈새에 별도의 피쳐를 추가로 생성
하단: 반대 극성 피쳐를 사용하여 기존 피쳐를 자릅니다(작은 깨짐).

충분한 해상도를 가진 단일 노출에도 45nm 노드의[1] 선 절단을 위한 인텔 또는 28nm 노드의 TSMC와 같이 더 나은 패턴 품질을 위한 추가 마스크가 구현되었습니다.[2]전자빔 리소그래피의 경우에도 ~10 nm 하프 피치에서 단일 노출이 부족하여 이중 패터닝이 필요합니다.[3][4]

이중 패터닝 리소그래피는 1983년 D에 의해 처음으로 시연되었습니다.C.[5] 플랑드르와 N. N. 에프레모우.그 이후로 SADP(self alignment double patterning)와 이중 패터닝에 대한 리소-전용 접근법과 같은 여러 이중 패터닝 기술이 개발되었습니다.[6][7]

피치 이중패터닝은 마이크론 테크놀로지의 Gurtej Singh Sandhu가 2000년대에 개척한 것으로 30nm급 낸드 플래시 메모리의 개발로 이어졌습니다.다중 패턴화는 전 세계 NAND 플래시 및 랜덤 액세스 메모리 제조업체들에 의해 널리 채택되었습니다.[8][9]

다중 패터닝이 필요한 상황

여러 가지 상황이 발생하여 여러 번의 패터닝이 필요합니다.

부해상도 피치

확률적 결함은 EUV 분해능을 제한합니다.확률적 결함은 더 단단한 피치일수록 더 심각합니다. 36nm 피치에서는 결함률이 ~1e-9 아래로 떨어지지 않습니다.접촉 패턴은 더 큰 차원에서 심각한 결함을 갖습니다.

다중 패터닝이 필요한 가장 명백한 경우는 피처 피치가 광 투영 시스템의 해상도 한계 미만일 때입니다.개구수 NA와 파장 λ가 있는 시스템의 경우, 0.5 λ/NA 미만의 피치는 단일 웨이퍼 노출에서 해결할 수 없습니다.분해능 한계는 EUV의 경우와 마찬가지로 확률적 효과에서 비롯될 수도 있습니다.따라서 20 nm 선폭은 더 큰 피치에서 더 큰 결함으로 인해 EUV 이중 패터닝이 여전히 필요합니다.[10]

2차원 패턴 라운딩

2차원 패턴 라운딩.간섭하는 보가 거의 없는 2차원 밀집 패턴은 항상 심하게 둥글게 됩니다.

4중극 또는 QUASAR 조명에서와 같이 한 방향을 따라 두 개 또는 세 개의 빔의 간섭으로 형성되는 밀집한 2차원 패턴은 특히 굴곡부와 모서리에서 상당한 라운딩이 가능한 것으로 잘 알려져 있습니다.[11][12][13]코너 라운딩 반경은 최소 피치(~0.7 λ/NA)보다 큽니다.이는 또한 ~0.4 λ/NA 이하의 기능 크기에 대한 핫 스팟을 발생시킵니다.이러한 이유로 선 패턴을 먼저 정의한 다음 해당 선에서 세그먼트를 잘라내는 것이 유리합니다.[16]물론 추가 노출이 필요합니다.절단된 모양 자체도 둥글기 때문에 정밀한 배치 정확도가 필요합니다.[16][17][18]

선끝 대 선폭 트레이드오프

라인 팁의 반올림은 자연스럽게 라인 폭(즉, 라인 팁의 폭)을 줄이는 것과 반대쪽에 있는 팁 사이의 간격을 줄이는 것 사이의 균형을 초래합니다.선폭이 줄어들면 팁 반지름이 줄어듭니다.라인 팁이 이미 포인트 퍼짐 함수(k1~0.6~0.7)보다 적으면 라인 팁이 자연스럽게 뒤로 당겨지면서 [19]마주보는 팁 사이의 간격이 늘어납니다.점 퍼짐 기능도 마찬가지로 선 팁의 중심 사이의 확인 가능한 거리를 제한합니다(원으로 모델링됨).이는 결국 셀 폭을 줄이는 것과 셀 높이를 줄이는 것 사이의 균형으로 이어집니다.컷/트림 마스크를 추가하면 트레이드오프를 방지할 수 있습니다(아래 설명 참조).[20]따라서, 18 nm 금속 선폭(k=0.44, λ=13.5 nm, NA=0.33)을 갖는 EUV 타겟 7 nm 노드의 경우, 25 nm 미만의 선 팁 갭(k=0.61)은 EUV 단일 패터닝을 수반하지 않으며, 두 번째 컷 노광이 필요합니다.

다양한 조명이 필요한 레이아웃의 다양한 부분

기능에 따라 각기 다른 조명이 필요합니다.동일한 레이아웃의 다른 기능(다른 색상으로 표시됨)은 다른 조명을 필요로 할 수 있으며 따라서 다른 노출을 필요로 할 수 있습니다.수평 및 수직선은 일반적인 4중극 조명(파란색)으로 처리할 수 있지만 45도 방향은 완전히 다른 4중극 조명(빨간색)을 필요로 하기 때문에 어려움을 겪게 됩니다.따라서 이러한 경우를 모두 포함시키려면 별도의 노출이 필요합니다.

패턴에 해상도 한계에 가까운 형상 크기가 포함되어 있는 경우, 이러한 형상을 다양하게 배열하려면 인쇄하기 위한 특정 조명이 필요한 것이 일반적입니다.[21]

가장 기본적인 예는 수평 조밀선 대 수직선(하프 피치 < 0.35 λ/NA)이며, 전자는 남북 쌍극자 조명이 필요하고 후자는 동서 쌍극자 조명이 필요합니다.두 가지 유형을 모두 사용하는 경우(교차 사극 C-Quad라고도 함), 부적절한 쌍극자는 각 선 방향의 이미지를 저하시킵니다.[22]λ/NA까지 더 큰 피치는 4중극 또는 QUASAR 조명에 의해 수평 및 수직 라인을 모두 수용할 수 있지만 대각선 간격 형상 및 팔꿈치 형상은 저하됩니다.

DRAM에서 어레이와 주변부는 서로 다른 조명 조건에서 노출됩니다.예를 들어 배열은 다이폴 조명으로 노출될 수 있고 주변은 환형 조명을 사용할 수 있습니다.[25]이러한 상황은 직사각형 어레이 대 엇갈린 어레이와 같은 서로 다른 피치 또는 서로 다른 피처 배열을 가진 패턴 세트(반피치 < 0.5 λ/NA)에 적용됩니다.개별 패턴은 모두 해결할 수 있지만 모든 패턴에 대해 단일 조명을 동시에 사용할 수는 없습니다.최소 피치는 디포커스로 최소 피치의 두 배에 달하는 조명을 필요로 할 수 있습니다.[30][31]

다중 피치 패터닝의 대표적인 예는 고립된 특징과 조밀한 특징을 모두 포함하는 것입니다.SRAF(Sub Resolution Assist Feature)는 조밀한 형상에 맞춘 조명을 사용할 때 분리된 형상의 패터닝을 가능하게 하도록 설계되었습니다.그러나 모든 피치 범위를 커버할 수 있는 것은 아닙니다.특히 반밀도 기능은 포함하기가 쉽지 않을 수 있습니다.[32][33]

구체적인 예: 홀 어레이

어레이별 조명.서로 다른 어레이 구성에는 서로 다른, 상호 배타적인 조명이 필요합니다.이 모든 것을 수용하려면 다양한 조명을 사용하여 다른 노출이 필요합니다.

홀 어레이의 특정한 경우(최소 하프 피치 0.6 λ/NA), 잘 알려진 세 가지 경우에는 완전히 다른 세 가지 조명이 필요합니다.일반적인 배열은 일반적으로 퀘이사 조명이 필요한 반면, 45도 회전한 동일한 배열은 C-쿼드 조명이 필요한 체커보드 배열로 이어집니다.[29]두 경우와 달리 삼각형 또는 육각형에 가까운 대칭을 가진 배열은 육극자 조명을 필요로 합니다.[34]

멀티 피치 패턴

OPC 핫스팟.1x MMP가 있는 경우 2x 최소 MMP(Minimum Metal Pitch)를 지원하기 위한 보조 기능을 위한 충분한 공간(빨간색 영역)은 금지됩니다.
호환되지 않는 조명이 있는 패턴.멀티 피치 패턴의 특정 부분에 맞게 조정된 조명은 다른 측면을 저하시킬 수 있습니다.여기서 파란색 위치는 최소 라인 피치를 제공하는 반면 빨간색 위치는 라인 브레이크를 제공하지만 최소 라인 피치는 제공하지 않습니다.

피처 패턴은 본질적으로 두 개 이상의 피치를 포함하는 경우가 있으며, 또한 이러한 피치는 어떤 조명으로도 두 피치를 동시에 만족스럽게 이미지화할 수 없을 정도로 호환되지 않습니다.DRAM의 일반적인 예는 어레이의 활성 영역을 정의하는 벽돌 패턴입니다.[35][36]활성 영역의 좁은 피치 외에, 활성 영역의 분리 또는 파단 사이의 피치도 존재하는데, 이는 같은 방향의 좁은 피치와는 상이합니다.좁은 피치가 < λ/NA일 때(그러나 여전히 > 0.5 λ/NA일 때), 후자의 초점 한계로 인해 더블 피치와 동시에 영상화할 수 없습니다.선택적 에칭은, SADP 또는 SAQP(아래에 기술될 것)와 함께, 두 피치의 동시 패터닝을 달성하기 위한 현재의 최선의 방법입니다.[37]

2-빔 간섭으로 인한 작은 편차

두 빔 간섭 패턴(반피치 <0.λ/NA)은 일정한 간격의 선 세트를 형성합니다.이러한 선(예: 벽돌 패턴)의 파단은 간섭 패턴으로부터의 편차입니다.이러한 단절은 일반적으로 패턴을 지배하지 않으므로 편차가 작습니다.이러한 편차는 기본적인 정규 선 패턴의 보강 간섭 또는 파괴 간섭을 완전히 상쇄하기에는 불충분하며, 종종 측면 로브가 발생합니다.[38][39]라인 엔드 갭은 다이폴 조명 하에서 쉽게 브리지됩니다.[40]따라서 라인 패턴을 보다 견고하게 파괴하기 위해서는 또 다른 마스크 노출(일반적으로 절단 마스크)이 필요합니다.

선절단

절단된 모양이 잘못 정렬되면 아크 및 접촉 저항 변화와 같은 전기적 문제가 발생할 수 있습니다.

다중 패터닝의 가장 초기 구현에는 라인 커팅이 포함되었습니다.이것은 인텔의 45nm 노드, 160nm 게이트 피치에서 처음 발생했습니다.[41]첫 번째 마스크로 정의된 선을 자르기 위해 두 번째 마스크를 사용하는 것은 형상 밀도를 직접적으로 높이는 데 도움이 되지 않습니다.대신에, 그것은 특히 라인들이 해상도 한계에 근접하고 위에서 언급된 2-빔 간섭에 의해 생성될 때 최소 피치로 이격된 라인들에 기초하는 특징들, 예를 들어 벽돌 패턴들의 정의를 허용합니다.두 빔 간섭이 여전히 회절 패턴을 지배합니다.[38]실제로, 별도의 컷 노출이 없을 경우, 최소 피치 라인의 끝단 사이의 간격은 엄청나게 클 것입니다.[42][43]이는 공간 주파수 감소로 인한 라운딩 때문입니다.[44]

라인 컷 모양 자체는 라운딩이 가능합니다. 이 라운딩은 최적화된 조도로 최소화할 수 있지만 완전히 제거할 수는 없습니다.[45]

절단선에 두 번째 마스크를 적용할 때는 첫 번째 마스크에 대한 오버레이를 고려해야 합니다. 그렇지 않으면 에지 배치 오류(EPE)가 발생할 수 있습니다.선 피치가 이미 해상도 한계에 근접한 경우, 선량 감소 또는 포커스 윈도우로 인해 절단 패턴 자체가 이미징에 어려움을 겪을 수 있습니다.EUV 확률적 변동성은 컷의 무작위 형태를 야기합니다.[46]이 경우 절단 마스크를 두 개 이상 사용하거나 절단 마스크를 한 줄 이상 연장해야 합니다.(아래에서 논의될) 자체 정렬 라인 컷팅이 바람직한 옵션이 될 수 있습니다.

피치 분할

이중 노출, 이중 식각(트렌치):제1 패턴 위에 포토레지스트 코팅; 이전의 특징과 인접한 에칭; 포토레지스트 제거

다중 패터닝의 가장 초기 형태는 패턴을 단순히 2개 또는 3개의 부분으로 분할하는 것을 포함하고, 각각의 부분은 통상적으로 처리될 수 있으며, 전체 패턴은 최종 층에서 결합됩니다.피치 분할(pitch spliting)이라고도 하는데, 피치 하나로 분리된 두 개의 피쳐는 이미지화할 수 없기 때문에 생략된 피쳐만 한 번에 이미지화할 수 있습니다.더 직접적으로 "LELE"(리토에치-리토에치)라고 이름 붙이기도 합니다.이 방법은 20 nm 및 14 nm 노드에 사용되었습니다.몇 개의 중요 계층만 필요로 하기 때문에 추가 노출에 따른 추가 비용은 감수했습니다.더 심각한 우려는 기능 대 기능 측위 오류(오버레이)의 영향이었습니다.결과적으로, 자기-정렬 측벽 이미징 접근법(이하 설명)은 이 접근법을 성공시켰습니다.

피치 분할에 의한 이중 패터닝.피치 분할에 의한 이중 패터닝은 서로 다른 색상으로 표시되는 두 개의 서로 다른 마스크에 인접한 특징을 할당하는 것을 포함합니다.오늘날 실행되는 가장 간단한 다중 패턴 방식으로 유지되며 EUV보다 비용이 적게 듭니다.

트렌치들을 패터닝하기 위한 "브레이트 포스" 접근법은 독립적인 패턴들의 (적어도) 두 개의 별개의 노광들 및 에칭들의 동일한 층으로의 시퀀스를 포함합니다.각각의 노출에 따라 다른 포토레지스트 코팅이 필요합니다.시퀀스가 완료되면 패턴은 이전에 에칭된 하위 패턴의 합성입니다.서브 패턴들을 인터리빙함으로써, 이론적으로 패턴 밀도는 무한히 증가될 수 있고, 하프 피치는 사용되는 서브 패턴들의 수에 반비례합니다.예를 들어, 25 nm 하프 피치 패턴은 두 개의 50 nm 하프 피치 패턴, 세 개의 75 nm 하프 피치 패턴 또는 네 개의 100 nm 하프 피치 패턴을 인터리빙하여 생성할 수 있습니다.기능 크기를 줄이려면 화학 수축, 열 리플로우 또는 수축 보조 필름과 같은 기술을 사용해야 할 가능성이 높습니다.이 복합 패턴은 최종 레이어로 전송될 수 있습니다.

이는 공정 예제를 고려하여 가장 잘 설명할 수 있습니다.포토레지스트의 첫 번째 노출은 하부 하드 마스크 층으로 전달됩니다.하드 마스크 패턴 전송 후 포토레지스트가 제거된 후, 두 번째 포토레지스트 층이 샘플 위에 코팅되고 이 층은 하드 마스크 층에서 패턴화된 특징 사이에서 두 번째 노출, 이미징 특징을 겪습니다.표면 패턴은 마스크 피쳐 사이에 에지가 있는 포토레지스트 피쳐로 구성되며, 이는 아래의 최종 층으로 전달될 수 있습니다.이렇게 하면 피쳐 밀도가 두 배로 증가할 수 있습니다.

첫 번째 하드 마스크 에칭을 제거하는 이 방법의 변형은 첫 번째 현상 레지스트 층 위에 두 번째 레지스트 코팅을 허용하는 레지스트 동결입니다.[47]JSR은 이 방법을 사용하여 32 nm 라인과 공간을 증명하였으며,[48] 여기서 동결은 첫 번째 레지스트 층의 표면 경화에 의해 이루어집니다.

최근 들어, '피치 스플릿(pitch splitting)'이라는 용어의 범위는 점차 측벽 스페이서를 포함하는 기술로 확장되고 있습니다.

Sidewall 영상 전송

스페이서 마스크: 제1 패턴; 증착; 식각에 의한 스페이서 형성; 제1 패턴 제거; 스페이서 마스크를 이용한 식각; 최종 패턴

스페이서 패터닝에서, 스페이서는 미리 패터닝된 피쳐의 측벽에 형성된 필름 층입니다.스페이서는 이전 패턴 상에 막의 증착 또는 반응에 의해 형성되고, 그 후 에칭에 의해 수평면 상의 막 재료를 모두 제거하고, 측벽 상에 재료만을 남깁니다.원래 패턴 형상을 제거하여 스페이서만 남습니다.그러나 선마다 두 개의 스페이서가 있기 때문에 선 밀도는 이제 두 배가 되었습니다.이를 일반적으로 SADP(self-aligned double patterning)라고 합니다.스페이서 기술은 예를 들어 원래 리소그래피 피치의 절반에서 좁은 게이트를 정의하는 데 적용할 수 있습니다.

서로 다른 노출된 부분 간의 특징 위치 차이로 인해 피치 분할이 더욱 어려워짐에 따라, sidewall image transfer (SIT)가 필요한 접근 방식으로 더 인식되고 있습니다.SIT 방법은 일반적으로 에칭된 피처의 측벽 상에 스페이서 층을 형성하는 것을 요구합니다.이 스페이서가 전도성 특징에 해당하는 경우, 궁극적으로 두 곳 이상의 위치에서 절단하여 일반적으로 예상되는 대로 두 개 이상의 전도성 선으로 분리해야 합니다.반면에 스페이서가 유전체 특징에 해당하는 경우에는 절단이 필요하지 않습니다.고급 논리 패턴에 필요한 컷 수를 예측하는 것은 큰 기술적 과제였습니다.스페이서 패터닝을 위한 많은 접근법이 발표되었으며(일부는 아래에 나열됨), 모두 컷의 개선된 관리(및 감소)를 대상으로 합니다.

스페이서 재료는 일반적으로 하드 마스크 재료이기 때문에, 그들의 포스트-에칭 패턴 품질은 일반적으로 라인 에지 러프니스에 의해 골치를 앓는 에칭 후의 포토레지스트 프로파일에 비해 우수한 경향이 있습니다.[49]

스페이서 접근법의 주요 쟁점은 스페이서들이 부착된 재료가 제거된 후에 스페이서들이 제 위치를 유지할 수 있는지 여부, 스페이서 프로파일이 허용 가능한지 여부, 그리고 스페이서에 부착된 재료를 제거하는 에칭에 의해 기저 재료가 공격을 받는지 여부입니다.스페이서에 인접한 재료를 제거하는 것 또한 하부 재료를 약간 제거하는 상황으로 인해 패턴 전달이 복잡합니다.따라서 스페이서의 한쪽이 다른 쪽보다 지형이 높아집니다.[50]마스크의 정렬이 잘못되거나 미리 패턴화된 형상 임계 치수(CD)의 외란이 발생하면 형상 사이의 피치가 교대하게 되는데, 이를 피치 워킹이라고 합니다.[51]

스페이서의 위치는 스페이서가 부착된 패턴에 따라서도 달라집니다.패턴이 너무 넓거나 너무 좁으면 스페이서 위치에 영향을 줍니다.그러나 이는 자체 정렬된 중요한 메모리 기능 제작 프로세스에서는 문제가 되지 않습니다.

SADP가 반복되면 피치가 추가로 절반으로 줄어듭니다.이를 SAQP(self-aligned quadruple patterning)라고 합니다.76 nm가 단일 침지 리소그래피 노출에 대한 예상 최소 피치이며, SAQP를 사용하면 19 nm 피치에 접근할 수 있습니다.[52]

접촉/패턴화를 통한 자가 정렬

이중 손상 장면 패턴을 통해 자체 정렬됩니다.

자기 정렬된 접촉 및 비아 패터닝은 단일 리소그래피 특징으로부터 다수의 접촉 또는 비아를 패터닝하기 위한 확립된 방법입니다.확대된 피쳐 레지스트 마스크와 미리 패터닝된 하드 마스크 층으로 둘러싸인 하부 트렌치의 교차점을 이용합니다.이 기술은 DRAM 셀에서[53] 사용되며 피치 분할 접점 및 비아의 다중 노출을 방지하기 위한 고급 로직에도 사용됩니다.[54][55][56]

인텔은 32nm 노드 이후로 두 개의 개별적인 레지스트 개구 대신 하나의 레지스트 개구로 충분히 작은 피치(인텔 32nm 금속의 경우 112.[57]5nm)로 분리된 두 개의 비아를 패터닝할 수 있는 상기의 자기 정렬 비아 접근법을 적용했습니다.[56]비아가 단일 노출 피치 해상도 한계보다 작게 분리된 경우, 원래 분리된 비아 쌍에 대해 두 개의 개별 마스크를 동일한 쌍에 대해 단일 마스크로 교체할 수 있으므로 필요한 최소 마스크 수가 줄어듭니다.

스페이서-is-유전체(SID) SADP

적어도 2개의 에칭뿐만 아니라 2개의 연속적인 증착에 기초한 스페이서-이즈-유전체(SID) SADP.
SID SADP는 3배의 해상도를 가지며, 추가 마스크를 사용하여 라인 컷팅이 가능합니다.

SADP(self-aligned double patterning)에서, 스페이서를 사용하여 금속간 유전체를 직접 패터닝할 때 금속간 유전체를 금속 특성 대신에 직접 패터닝할 때, 조밀한 패치에서 절단/차단 마스크의 수가 감소하거나 심지어 제거될 수 있습니다.[58]그 이유는 코어/맨들 형상의 잘라내기/차단 위치가 첫 번째 마스크에 이미 패턴화되어 있기 때문입니다.추가적인 패터닝 후 스페이서 사이의 간격으로부터 나타나는 2차적인 특징이 있습니다.보조 피쳐와 스페이서 사이의 에지는 인접한 코어 피쳐와 자체 정렬됩니다.

2D SID 스페이서 패터닝

SID의 사용은 2D 어레이에 적용될 수 있으며, 이전에 존재했던 특징들과 동일한 거리에 있는 특징들을 반복적으로 추가함으로써, 각각의 반복에 따라 밀도를 두 배로 증가시킬 수 있습니다.[59][60]이 스페이서로 생성된 그리드에는 타이트한 위치가 필요하지 않은 절단이 이루어질 수 있습니다.[61]

삼각스페이서(허니컴 구조) 패터닝

벌집 패턴은 DRAM 층의 패터닝을 위해 밀도를 3배로 증가시킬 수 있습니다.

삼성은 최근 20nm 이상에 적합한 벌집구조(HCS)를 이용한 DRAM 패터닝을 시연했습니다.[62]스페이서 패터닝을 반복할 때마다 밀도가 3배로 증가하여 2D 피치를 sqrt(3)의 인자만큼 효과적으로 감소시킵니다.이는 특히 DRAM에 유용한데, 커패시터 층이 벌집 구조에 맞게 되어 패터닝이 더 간단하기 때문입니다.

자가 정렬 4중 패턴화(SAQP)

SADP는 두 개의 연속적인 SADP 단계를 기반으로 합니다. SADP와 비교하여 SAQP는 또 다른 스페이서를 사용하여 유연한 패터닝의 기회와 함께 추가적인 피치 감소를 허용하는 추가적인 자기 정렬 처리를 가능하게 합니다.

효과적인 피치 쿼터를 달성하기 위해 SADP를 연속으로 두 번 적용할 수 있습니다.이를 SAQP(self-aligned quadruple patterning)라고도 합니다.SAQP를 사용하면 주 피쳐 임계 치수(CD)와 이러한 피쳐 사이의 간격이 각각 첫 번째 또는 두 번째 스페이서에 의해 정의됩니다.

보다 유연한 절단 또는 트리밍 옵션을 위해 제2 스페이서가 비전도 기능을[63] 정의하도록 하는 것이 좋습니다.

SAQP는 후자의 조명 한계로 인해 EUV에 비해 2차원 28nm 피치 라우팅(이후 2개의 선택적 에칭 컷/트림 단계)에서 장점을 가집니다.[64]

DSA(Directed Self-assembly)

DSA는 분할된 비아를 재조합합니다.일반적으로 별도의 노출(빨간색 및 파란색)이 필요한 두 비아는 단일 가이드 패턴 노출(검은색 테두리)을 사용하여 DSA 지원과 함께 패턴화할 수 있습니다.

측벽 스페이서 패터닝에 사용되는 마스크 수는 인쇄 영역 내에서 격자형 컷을 한 번에 제공하기 때문에 DSA(Directed Self-assembly)를 사용하여 감소할 수 있으며, 이는 최종 노출로 선택할 수 있습니다.[65][61]또는 컷 패턴 자체가 DSA 스텝으로 생성될 수도 있습니다.[66]마찬가지로, 분할 비아 레이아웃은 쌍으로 재결합될 수 있습니다.[67]

PMMA-PS 블록 공중합체를 사용하여 표면 지형(graphoepitaxy) 및/또는 표면 화학적 패터닝(chemoepitaxy)에 의해 유도된 자가 조립에 의해 20 nm 미만의 패턴을 정의하는 것에 대해 많은 진전이 보고되었습니다.[68]주요 이점은 다중 노출 또는 다중 증착 및 에칭에 비해 비교적 간단한 처리입니다.이 기술의 주된 단점은 주어진 공정 공식에 대한 특징 크기 및 듀티 사이클의 비교적 제한된 범위입니다.전형적인 응용 분야는 규칙적인 선과 공간, 촘촘하게 채워진 구멍 또는 실린더 배열 등이었습니다.[69]그러나 무작위 비주기 패턴은 주의 깊게 정의된 안내 패턴을 사용하여 생성될 수도 있습니다.[70]

블록 공중합체 패턴에서 선 가장자리 거칠기는 두 상 사이의 계면 장력에 크게 의존하며, 이는 다시 Flory "chi" (χ) 파라미터에 의존합니다.거칠기를 줄이기 위해서는 더 높은 χ 값이 바람직하다; 도메인 간 계면 폭은 2a(χ)이고, a는 통계적 고분자 사슬 길이입니다.또한 충분한 상분리를 위해서는 χN > 10.5가 필요하며, 여기서 N은 중합도(사슬에서 반복되는 모노머의 수)입니다.반면에, 하프 피치는 N χ 당 2 (3/ π)와 같습니다.패턴 폭의 변동은 실제로 하프 피치의 로그에 따라 약하게(제곱근) 결정되므로 더 작은 하프 피치에 비해 더 유의하게 됩니다.

DSA는 자체 조립 가이드에 의해 예상된 대로 기능이 나타나지 않는 결함 문제로 인해 제조업에서 아직 구현되지 않았습니다.[73]

기타 멀티 패터닝 기술

다중 패턴화는 무어의 법칙으로 예상되는 노드 대 노드 비용 절감을 감소시키거나 심지어 반대로 만들 수 있다는 수많은 우려가 있어 왔습니다.처리량을 고려하면 EUV는 3개의 193i 노출(즉, LELLE)보다 더 비쌉니다.[74]또한 EUV는 193i로 해결할 수 없는 더 작은 마스크 결함을 인쇄할 가능성이 더 높습니다.[75]다른 고려된 다중 패턴화 기술들의 일부 측면들이 아래에서 논의됩니다.

SATP(Self-Aligned Triple Patterning)

SATP는 오버레이 감도가 낮습니다.SATP는 SID SADP와 동일한 패턴을 달성하지만 컷/트림 마스크에 대한 오버레이 감도는 낮습니다.

추가적인 2D 패터닝 유연성과 높은 밀도를 제공하는 두 번째 스페이서의 도입으로 인해 자가 정렬 삼중 패터닝은 SADP의 유망한 후속 제품으로 여겨져 왔습니다.[76][77]이 방법에는 총 2개의 마스크(맨드릴 및 트림)가 충분합니다.[78]SADP와 관련된 유일한 추가 비용은 두 번째 스페이서를 증착하고 에칭하는 것입니다.SATP가 SADP를 성공시킨 가장 큰 단점은 하나의 노드에만 사용할 수 있다는 것입니다.이러한 이유로, SAQP(self-aligned quadruple patterning)가 더 자주 고려됩니다.반면에, 종래의 SID SADP 흐름은 매우 자연스럽게 트리플 패터닝으로 확장될 수 있고, 제2 마스크는 갭을 두 개의 특징으로 분할합니다.[79]

기울어진 이온 주입

기울어진 이온 주입.이온 손상 영역은 식각될 측벽 정렬 영역으로 작용합니다.이 접근법의 기본적인 측면은 손상 폭과 손상 피치 사이의 상관 관계이며, 고정된 이온 마스크 높이와 이온 빔 각도에 대해 둘 다 동시에 넓어집니다.

기울어진 이온 주입은 2016년 버클리 대학에서 스페이서 패터닝과 동일한 결과를 얻는 대안적 방법으로 제안되었습니다.[80]이온 마스킹층 패턴은 증착된 스페이서를 지지하는 코어 또는 맨드릴 패턴 대신에, 이온 주입에 의해 하부 층이 손상되는 것을 보호하고, 이는 후속 공정에서 에칭으로 이어집니다.이 공정은 아래에 이미 가공된 층을 손상시키지 않기 위해 적절한 깊이까지 관통하는 각진 이온 빔을 사용해야 합니다.또한, 이온 마스킹 층은 이상적으로 동작해야 합니다. 즉, 모든 이온이 통과하는 것을 차단하는 동시에 측벽으로부터 반사되지 않아야 합니다.후자의 현상은 해롭고 이온 마스킹 접근법의 목적을 깨뜨릴 것입니다.10 nm 열 SiO2 마스킹 층에 15도 각도로 15 keV Ar+ 이온 주입을 사용하여 이 방법으로 9 nm 정도의 작은 트렌치를 얻을 수 있었습니다.이 접근법의 기본적인 측면은 손상 폭과 손상 피치 사이의 상관 관계이며, 고정된 이온 마스크 높이와 이온 빔 각도에 대해 둘 다 동시에 넓어집니다.

상보적 극성 노출

보완 노출 방법은[81] 다중 패터닝에 대한 마스크 노출을 줄이는 또 다른 방법입니다.개별 비아, 컷 또는 블록에 대해 여러 개의 마스크 노출 대신 반대 또는 보완 극성의 두 개 노출을 사용하여 한 번의 노출로 이전 노출 패턴의 내부 부분이 제거됩니다.극성이 반대인 두 다각형의 중첩된 영역은 인쇄되지 않는 반면 중첩되지 않은 영역은 극성에 따라 인쇄할 위치를 정의합니다.두 노출 모두 대상 피쳐를 직접 패턴화하지 않습니다.IMEC는 또한 7nm SRAM 셀의 M0A 계층을 위한 두 개의 "유지" 마스크로서 이 접근 방식을 구현했습니다.[82]

자체 정렬된 차단 또는 절단

자동 정렬 차단/절단 기능이 있는 SADP.자체 정렬된 차단 또는 절단 기능을 사용하면 식각 선택도가 다른 두 가지 재료를 사용하기 때문에 선을 두 가지 색상으로 구분할 수 있습니다.한 가지 색상의 선만 특정 마스크 노출로 잘라낼 수 있습니다.

30nm 이하 피치에 대해 SAQP와 함께 사용하기 위해 현재 자가 정렬된 차단 또는 절단이 목표로 되어 있습니다.[83]절단할 선은 두 개의 재질로 나뉘며, 선택적으로 식각할 수 있습니다.하나의 컷 마스크는 하나의 재질로 된 나머지 라인만 컷팅하고, 다른 컷 마스크는 다른 재질로 된 나머지 라인만 컷팅합니다.이 기술은 가장자리 배치 오류 없이 최소 피치의 선 위에 이중 피치 특징을 패터닝할 수 있는 장점이 있습니다.[37]컷 친화적 레이아웃은 DUV 또는 EUV 파장의 사용에 관계없이 동일한 최소 마스크 수(3개)로 처리됩니다.[84]

SAQP(self-aligned blocking/cutting Self-aligned Quadruple Patterning) 흐름을 위한 SAQP 흐름은 자체적으로 정렬된 차단 또는 절단을 수용할 수 있습니다.

EUV 다중 패턴화 가능성

다른 조명으로 인한 EUV 레이아웃 분할이 레이아웃은 수직 및 수평 라인으로 구성되어 있으며, 수평 레이아웃에는 더 넓은 라인과 공간이 포함되어 있기 때문에 각각에 최적화된 두 개의 다른 조명이 필요합니다.따라서 EUV 리소그래피의 경우에도 레이아웃을 분할해야 합니다.또한, 라인 팁(원형) 사이의 간격에 대해서는 추가 컷 노출을 선호합니다.

EUV가 차세대 리소그래피가 될 것으로 예상되고 있지만, 일련의 라인을 먼저 인쇄한 후 절단해야 하기 때문에 하나 이상의 리소그래피 노출이 여전히 필요할 수 있습니다. EUV 노출 패턴 하나로는 라인 단대단 간격 제어가 어렵습니다.[12]또한, 광자 샷 노이즈에 의해 라인 엔드 배치가 상당한 영향을 받습니다.[85]

기존의 0.33 NAEUV 도구는 16nm 반피치 해상도 이하에서 도전을 받습니다.[86]팁과 팁 사이의 간격은 16nm 차원에서 문제가 됩니다.[87]따라서, EUV 2D 패터닝은 >32 nm 피치로 제한됩니다.[86]EUV 마스크 기능과 조명 형태를 동시에 최적화하는 최근 연구에 따르면 동일한 금속 층에서 다른 패턴이 다른 조명을 필요로 할 수 있습니다.[88][89][90][91][92]반면, 단일 노출은 단일 조명만 제공합니다.

예를 들어, 7nm 노드에 대한 크로스 피치 소스-마스크 최적화에서, 40-48nm 피치 및 32nm 피치에 대해, 정규화된 영상 로그 기울기에 의해 결정된 품질이 불충분한 반면(NLS<2), 양방향 단일 노출에 대해 겨우 36nm 피치만이 만족스럽지 못했습니다.[13]

근본적인 상황은 EUV 패턴이 상이한 피치 또는 상이한 패턴 유형(예를 들어, 시차 어레이 대 일반 어레이)에 대해 상이한 조명에 따라 분할될 수 있다는 것입니다.[88]이는 접촉/비아 층뿐만 아니라 선 절단 패턴에도 적용될 수 있습니다.또한 EUV에 대해서도 한 번 이상의 삭감이 필요할 것으로 보입니다.[93]

2016년 EUVL 워크샵에서 ASML은 0.33 NANXE EUV 도구가 5 nm 노드에서 예상되는 11-13 nm 하프 피치에 대해 표준 단일 노출 패턴을 수행할 수 없을 것이라고 보고했습니다.[94]NA가 0.55로 높아지면 26 mm x 33 mm 표준 필드 크기의 절반인 필드의 단일 노출 EUV 패터닝이 가능합니다.[94]그러나 NVIDIA의 Pascal Tesla P100과 같은 일부 제품은 [95]하프 필드 크기로 분리되므로 두 개의 개별 노출을 스티칭해야 합니다.[96]어쨌든 두 개의 하프 필드 스캔은 단일 풀 필드 스캔보다 가속/감속 오버헤드를 두 배 더 많이 소비합니다.[94][97]

에지 배치 오류를 포함한 확률적 결함은 또한 중심-중심 거리가 40 nm 이하인 접촉/비아에 대해 이중(또는 그 이상) 패터닝을 수반합니다.[98][99]

멀티패터닝 구현

비이상적인 다중 패턴화:여기서 레이아웃은 각각 이미지화하기 어려운 세 부분으로 나뉩니다.각 부품에는 크기와 간격, 방향이 다른 특징이 포함되어 있어 원래 레이아웃의 문제점을 이어받습니다.

메모리 패턴은 이미 NAND의[100] 경우 4중 패턴화로, DRAM의 경우 4중/2중 패턴화로 패턴화되어 있습니다.[101]이러한 패터닝 기술은 자체 정렬되며 맞춤형 절삭 또는 트림 마스크가 필요하지 않습니다.2xnm D램과 플래시의 경우에는 이중 패터닝 기술로 충분해야 합니다.

현재 EUV 처리량은 193 nm 몰입 리소그래피보다 여전히 3배 이상 느리기 때문에 후자를 다중 패터닝으로 확장할 수 있습니다.게다가, EUV 펠리클이 없는 것 또한 엄두가 나지 않습니다.

2016년 현재 인텔은 10nm 노드에 SADP를 사용하고 있지만 2017년 현재 SAQP에서 36nm 최소 금속 피치를 달성하고 있습니다.[102][103]인텔은 LELLE 방식인 14nm 노드에서 일부 중요 계층에 대해 트리플 패터닝을 사용하고 있습니다.[104][105]트리플 패터닝은 이미 10nm 테이프 아웃에서 입증되었으며,[106] 삼성의 10nm 공정에서 이미 필수적인 부분입니다.[107]TSMC는 2017년에 다중 패터닝을 통해 7nm를 배치하고 있습니다.[108] 구체적으로 피치 분할(pitch-splitting),[109] 40nm 피치까지 낮추었습니다.[110]EUV 단일 노출에서 벗어나면 비용이 훨씬 더 높아지기 때문에 5nm 노드를 넘어서면 EUV 지원을 받더라도 다중 패터닝은 경제적으로 어려울 것입니다.그러나, 적어도 12nm 하프 피치까지는 LLE에 이어 SADP(SID)가 있으며, 두 개의 마스크만 사용하고 가장 성숙한 이중 패턴 기술인 LLE와 SADP를 사용하는 유망한 접근법으로 보입니다.[111]

패터닝비용

색상에 최적화된 멀티 패터닝.이상적으로, 세 가지 다른 색상의 피쳐 세트는 가능한 한 균일하게 펼쳐지며 일관된 피치를 따릅니다.
패터닝 방법 정규화 웨이퍼 비용
193i SE 1
193i LELE 2.5
193i LELLE 3.5
193i SADP 2
193i SAQP 3
EUVSE 4
EUV SADP 6

참고문헌: A. Raley et al., Proc.SPIE 9782, 97820F (2016).

193i SADP와 비교할 때, EUV SADP 비용은 EUV 도구 노출에 의해 지배되는 반면, 193i SAQP 비용 차이는 추가된 퇴적물 등에 의해 발생합니다.웨이퍼를 고속으로 특정 위치로 이동시켜야 하기 때문에 리소그래피 툴에서의 처리 비용과 수율 손실은 전체 통합 공정 흐름에서 가장 높을 것으로 예상됩니다.EUV는 또한 연속 노드에 대한 선량 증가를 강제하는 샷 노이즈 제한으로 인해 어려움을 겪고 있습니다.[112]한편, 증착 및 에칭은 공정 챔버 내에서 웨이퍼 스테이지 모션을 필요로 하지 않고, 웨이퍼 전체를 한번에 처리합니다.실제로, 종래의 단일 노광만을 위해, 반사 방지 또는 에칭 하드-마스크 목적으로 레지스트 층 아래에 복수의 층이 추가될 수 있습니다.

실리콘 데모 공개

음정 패턴 방식 # 마스크 시연: 언급
64nm 렐레 2 IBM/도시바/르네사스 2011 IITC
56nm 렐레 2 ST마이크로일렉트로닉스/IBM/도시바 마이크로엘.Eng. 107, 138 (2013)
48nm SADP + 블록 마스크 2 IBM/삼성/글로벌파운드리 2013년 ITC
40nm SADP + 피치 분할 컷 그리드 + 컷 선택 패턴 3 텔라/캐논/TEL/세쿼이아 절차. SPIE 8683, 868305 (2013)
40nm SADP + 자체 정렬 블록(LE) 3 전화 번호 Proc. SPIE 10149, 101490O (2017)

최첨단 로직/ASIC 멀티패터닝 방식

최소 피치를 3으로 나누기 위한 마스크 4개.최소 선 피치의 1/3에서 패턴화하기 위해 4개의 마스크(각각 다른 색으로 표시됨)를 사용할 수 있습니다.이 방법은 "LELELE" (Lelele)이라고도 합니다. (Leelo-etch (LE) 반복의 4배)또는 SADP는 더 적은 수의 마스크를 적용할 수도 있습니다.
회사 로직프로세스 최소 금속 피치(MMP) MMP 패터닝 기법 생산시작
인텔 14nm 52nm[113] SADP[113] + 컷 2014[113]
인텔 10nm 36nm[114] SAQP + SAQP + LLE[114][115] 2019
TSMC 7FF 40nm[110] SADP[116] + 컷 2017년초[117]
삼성 8LPP, 계속 7LPP[118][119] 44nm[120] 렐레[120] 2018년말

EUV 기술의 도입에도 불구하고, 생성되는 대부분의 레이어에서 다중 패터닝이 계속 구현되고 있습니다.예를 들어, 4중 패터닝은 삼성이 7nm 동안 계속해서 사용하고 있습니다.[118]TSMC의 7nm+ 공정은 또한 EUV를 다중 패턴 상황에서 사용합니다.[121]어쨌든 영향을 받는 계층은 몇 개에 불과합니다.[122] 많은 계층이 기존의 다중 패턴으로 남아 있습니다.

마스크비용

마스크 비용은 다중 패터닝의 사용으로부터 강력한 이점을 가집니다.EUV 단일 노출 마스크는 몰입형 마스크보다 쓰기 시간이 훨씬 더 오래 걸리는 특징을 가지고 있습니다.마스크 기능이 웨이퍼 기능보다 4배 더 크지만 훨씬 작은 기능에 대해 촬영 횟수가 기하급수적으로 증가합니다.또한, 마스크의 100 nm 미만의 특징 또한 흡수체 높이가 ≈70 nm로 패턴화하기가 훨씬 더 어렵습니다.

웨이퍼생산성

도구. EUV EUV 몰입 몰입
WPH(시간당 웨이퍼 수) 85 85 275 275
# 도구들 6 6 24[124] 24
가동 시간 70% 70% 90% 90%
# 패스들 1 2 2 4
WPM(월당 웨이퍼 수) 257,040 128,520 2,138,400 1,069,200
정규화된 WPM 1 0.5 8 4

참고: WPM = WPH * # tools * uptime / # pass * 24시간/일 * 30일/월정규화된 WPM = WPM/(EUV 1패스용 WPM)

침지 스캐너를 사용한 다중 패터닝은 웨이퍼 노출 처리량(WPH)이 빨라지고 도구의 수가 많아지며 업타임이 높아지기 때문에 레이어당 최대 4회 패스를 사용하더라도 EUV보다 웨이퍼 생산성이 높을 것으로 예상할 수 있습니다.

여러 패턴별 문제

대각선 자르기 금지.사선 컷은 "입맞춤 코너"의 왜곡된 외관 때문에 금지됩니다.EUV 단일 패터닝을 사용하더라도 사용이 금지됩니다.
쟁점. 렐레 렐레 SID SADP SAQP
오버레이 1차와 2차 노출 사이에, 특히 꿰매는 곳에서. 특히 꿰매는 곳에서 세 번의 노출 중에 핵심 노출과 절단 노출 사이 핵심 노출과 절단 노출 사이
노출 피쳐 폭 (1) 1차 노출 (2) 2차 노출 (1) 1차 노출 (2) 2차 노출 (3) 3차 노출 핵심 특징 (1) 코어피처 (2) 컷 모양
특징 슬림화 목표폭 노출 피치 1/4 노출 피치 1/6 1/4코어 피치 1/8코어 피치
스페이서폭 해당 없음 해당 없음 스페이서 1개 (1) 1차 스페이서(2) 2차 스페이서

다중 패터닝은 패턴화된 층을 형성하기 위한 많은 처리 단계들의 사용을 수반하는데, 종래에는 하나의 리소그래피 노광, 하나의 증착 시퀀스 및 하나의 에칭 시퀀스만으로 충분할 것입니다.결과적으로, 다중 패터닝에서 더 많은 변동 요인과 가능한 수율 손실이 발생합니다.SAQP에 대한 LLE 또는 절단 노출과 같이 둘 이상의 노출이 관련된 경우 노출 사이의 정렬은 충분히 단단해야 합니다.현재 오버레이 기능은 동일한 밀도(예: LLE)의 노출의 경우 ≈0.6 nm, 전용 또는 일치된 도구의 경우 촘촘한 선 대 절단/비아(예: SADP 또는 SAQP)의 경우 ≈2.0 nm입니다.또한 각 노출은 지정된 너비 목표치를 여전히 충족해야 합니다.스페이서가 관련된 경우 스페이서의 폭은 초기 증착뿐만 아니라 후속 식각 시간에 따라 달라집니다.두 개 이상의 스페이서가 관련된 경우 각 스페이서는 자신의 폭 변화를 도입할 수 있습니다.절단 위치 오버레이 오류는 선 끝을 왜곡하거나(아킹으로 이어짐) 인접 선을 침해할 수도 있습니다.[16][17][18]

혼합패터닝법

LLE + SADP + 컷.7nm 핀에 대해 LLE + SADP + 컷이 제안되었습니다.[126]여기 두 컷이 나와 있습니다.에치백 후 스페이서 사이의 간격도 추가 기능을 정의할 수 있습니다.[58]
LLE + 컷 패터닝.컷 마스크는 LLE 패터닝 위에 유연성을 더해줍니다.

다중 패턴화는 다중 노출, 스페이서 패턴화 및/또는 EUV의 조합으로 발전하고 있습니다.특히 현재 EUV 도구에 대한 한 번의 노출에서는 팁 투 팁 스케일링이 어렵기 때문에 선 절단 접근법이 필요할 수 있습니다.[12]IMEC는 이중 패터닝이 EUV의 요구 사항이 되고 있다고 보고했습니다.[127]

  • 오버레이 감도와 혼합 패턴:
특징 1차 노출 2차 노출 3차 노출 4번째 노출
선 첫번째 피쳐 부분 집합 두 번째 피쳐 부분 집합
(그러면 스페이서)		 마스크 자르기 마스크 자르기
구멍 첫번째 피쳐 부분 집합 두 번째 피쳐 부분 집합 마스크 자르기 마스크 자르기
  • 오버레이 감도가 감소된 혼합 패터닝:
그리드 정의 1차 컷 노출 2차 컷 노출
SADP/SAQP 1차 자가 정렬 블록 마스크 2차 자가 정렬 블록 마스크
SADP/SAQP 격자[128] 자르기 자르기선택패턴[128]
EUV 노출 1차 자가 정렬 블록 마스크 2차 자가 정렬 블록 마스크
SAQP 1차 중첩 스페이서 그리드[129][130] 두 번째 중첩 스페이서 그리드
그리드 절단 위치 선택.그리드에서 절단 위치를 먼저 정의하면 절단 모양에 오버레이 오류가 미치는 영향을 제거할 수 있습니다.상단: 절단 위치를 정의하는 그리드.빨간색 선과 기본 금속 선(파란색)의 교점은 허용 위치를 정의합니다.맨 아래:절단 위치 선택.
SADP 차단 기능이 있는 SAQP.선택적 차단을 위해 SADP와 결합된 SAQP는 EUV가 없는 10 nm 하프 피치 패터닝에 대한 예상 접근법입니다.

라인 패턴화의 경우, SADP/SAQP는 전자 접근 방식의 비용과 성숙도, 후자의 확률적 누락 또는 브리징 기능 문제로 인해 EUV 노출에 비해 장점을 가질 수 있습니다.[132]그리드 위치 패터닝을 위해, 그리드 형성 후 단일 DUV 노출은 또한 비용 및 성숙도 이점(예를 들어, 침지 리소그래피가 일부 경우 스페이서 패터닝에 필요하지 않을 수도 있음)을 가지며 EUV와 관련된 확률적 우려가 없습니다.그리드 위치 선택은 오버레이 및 확률적 에지 배치 오류에 민감하기 때문에 직접 포인트 절단에 비해 장점이 있으며, 이는 라인 끝을 왜곡시킬 수 있습니다.[16][17]

SALLE(자체 정렬 리토-에치-리토-에치).함께 찍은 SALLE 프로세스 단계의 평면도.

SALLE(Self-Aligned litho-etch-litho-etch)는 7nm에서[133] 구현이 시작되고 5nm에서 계속 사용되는 하이브리드 SADP/LE 기술입니다.[134]

산업입양

다중 패터닝의 진화는 EUV 리소그래피의 출현과 병행하여 고려되고 있습니다.EUV 리소그래피는 기본적인 광학적 고려에 의해 10-20 nm 해상도를 만족시키지만, 확률적[135] 결함의 발생과 다른 인프라 갭 및 처리량 고려는 현재 그 채택을 방해합니다.따라서 EUV 없이 7nm 테이프 아웃이 대부분 진행되었습니다.[136]다시 말해, 다중 패턴화는 금지된 것이 아니라 귀찮고 증가하는 비용에 가깝습니다.2020년에는 5nm가 예상될 수 있으며, 이때 다중 패턴화의 진화와 EUV의 상태가 고려됩니다.

7nm 및 5nm FinFET

SAQP(self-aligned quadruple patterning)는 7nm 및 5nm FinFET용 핀을 패터닝하기 위해 이미 확립된 프로세스입니다.[137]SAQP를 사용하면 각 패터닝 단계는 서브 나노미터 범위(3 시그마)에서 임계 치수 균일도(CDU) 값을 제공합니다.4개의 로직/파운드리 제조업체 중 2017년 현재 메탈 레이어에 SAQP를 적용하고 있는 업체는 인텔뿐입니다.[138]

DRAM

낸드 플래시와 마찬가지로 DRAM도 다중 패터닝을 정기적으로 사용해 왔습니다.활성 영역이 2차원 배열을 형성하더라도 절단 마스크 하나면 20nm에 충분합니다.[139]또한 절단된 마스크는 주변을 패터닝하기 위해 동시에 사용될 수 있으므로 추가 마스크로 간주되지 않습니다.[140]활성 영역 장 피치가 ~3.5배 단 피치일 때, 활성 영역의 파단은 육각형 배열을 형성하며, 이는 위에서 언급된 삼각 격자 스페이서 패터닝에 적합합니다.삼성은 이미 18nm D램을 생산하기 시작했습니다.[141]

낸드플래시

평면형 낸드 플래시는 80 nm 피치 이하의 SADP와 40 nm 피치 이하의 SAQP를 사용하는 여러 층을 가지고 있었습니다.

3D NAND 플래시는 일부 레이어에 SADP를 사용했습니다.3D NAND에서 스트링 적층을 사용하는 것은 수직 채널을 패턴화하기 위해 다중 패터닝(리소-에치 스타일)을 사용하는 것을 의미합니다.

일반적으로, NAND의 경우, SADP는 코어 마스크에서 한 세트의 라인을 패턴화한 다음 트림 마스크를 사용하여 루프 끝을 제거하고 세 번째 마스크로 패드를 연결합니다.[142]

EUV 멀티패터닝

DUV 대 EUV 다중 패턴화.40 nm 피치 이하에서 EUV는 라인 끝 사이의 부분을 파괴하지 않고 라인 끝 사이의 거리를 충분히 작게 유지해야 하는 필요성으로 인해 다중 패터닝이 필요할 것으로 예상됩니다.필요한 마스크 수는 이 대상 패턴과 같이 DUV의 마스크 수와 일치할 수 있습니다.
28nm 피치 멀티패터닝.~30 nm 피치에서 DUV 및 EUV 접근 방식 모두 다중 패터닝이 필요합니다.

EUV 다중 패터닝은 특히 5nm 노드에 대해 배제되지 않습니다.이것은 여러 가지 이유 때문입니다.첫째, 금속 선단 사이의 최소 거리를 나타내는 T2T(Tightening Tip-to-Tip) 사양이 있습니다.[143]또한 절단 사이의 거리가 선의 일부가 노출될 정도로 작으면 안 됩니다.

최소 피치가 32 nm 이하로 줄어들면 더 큰 설계 폭에서 이중 패터닝을 재고할 수 있을 만큼 확률적 결함이 일반적입니다.

~30 nm 이하의 피치에서 조명은 또한 20%[145][146] 미만의 극도로 낮은 동공 충전으로 제한되며, 이로 인해 EUV 소스 전력의 상당 부분이 사용되지 않게 됩니다.이렇게 하면 처리량이 상당히 줄어듭니다.

따라서, 보다 넓은 설계 규칙에서 EUV에 대한 다중 패터닝은 현재 수율 및 처리량 이유 모두에 대한 실질적인 고려 사항입니다.

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