IP-XACT

IP-XACT

IP-XACT통합 회로(즉, 마이크로칩)를 만드는 데 사용하기 쉽도록 개별적이고 재사용 가능한 전자회로 설계(지적재산권 또는 IP의 개별 조각)를 정의하고 기술하는 XML 형식이다.IP-XACT는 도구를 통한 자동화된 구성과 통합이 가능하도록 SIRIT 컨소시엄에 의해 표준으로 만들어졌다.[1]

표준의 목표는

  • 여러 구성 요소 공급업체로부터 호환 가능한 구성 요소 설명을 전달하기 위해,
  • SoC 설계(설계 환경)를 위한 전자 설계 자동화(EDA) 도구 간에 복잡한 구성요소 라이브러리를 교환할 수 있도록 한다.
  • 메타데이터를 사용하여 구성 가능한 구성요소를 기술한다.
  • 구성 요소 생성 및 구성을 위한 EDA 벤더 중립 스크립트 제공(제너레이터, 구성자)

2009년 12월 9일 IEEE 1685-2009로 승인, 2010년 2월 18일 발행.[2]IEEE 1685-2014로 대체.IEEE 1685-2009는 IEC 62014-4:2015로 채택되었다.

개요

모든 문서에는 다음과 같은 기본적인 적정 속성 정신이 있다:공급자, 정신:도서관, 정신:이름, 정신:버전.

문서는 일반적으로 다음 중 하나를 나타낸다.

  • 버스 사양, 신호 및 프로토콜 제공 등
  • 리프 IP 블록 데이터 시트
  • 또는 영: 컴포넌트인스턴스 및 영:인터커넥션 요소로 구성된 다른 구성 요소를 연결하거나 추상화하여 하위 시스템을 설명하는 계층적 구성 요소 배선 다이어그램.

구성 요소의 각 포트에 대해 문서에 spirit:busInterface 요소가 있을 것이다.여기에는 영:SignalMap이 있을 수 있으며, 포트의 해당 공식 사양에 사용된 이름에 인터페이스의 공식 순명의 매핑을 제공한다.간단한 배선 도구는 신호 맵을 사용하여 한 인터페이스의 어떤 네트가 다른 구성요소의 동일한 공식 포트의 다른 인스턴스에서 어떤 네트에 연결되는지 알 수 있다.

설계의 다른 버전과 관련하여 각각 spir:view 요소로서 문서에 언급된 구성요소의 다양한 버전이 있을 수 있다. 일반적인 수준은 게이트 레벨, RTL 및 TLM이다.각 보기는 일반적으로 파일 이름 목록을 포함한다:fileSet는 Verilog, C++ 또는 PSL과 같이 적절한 언어로 추상화 수준의 설계를 구현한다.

존재하는 비기능적 데이터에는 영의 목록이 있는 프로그래머의 뷰가 포함된다. 영 안에 선언 등록:메모리맵 또는 영:addressBlock

지원 회사 및 소프트웨어

  • 애기시스
  • 마길름
  • 디팩토 테크놀로지스
  • 세미노레, 주식회사
  • 시놉시스, 주식회사
  • 에다우틸스
  • Cadence - JasperGold 및 Interconnect Workbench(IWB)
  • 시린크스
  • 격자

참고 항목

참조

  1. ^ IP-XACT 작업 그룹
  2. ^ IEEE 1685-2009, ISBN978-0-7381-6160-0
  3. ^ 애그니스 IDsignSpec
  4. ^ 마길름 디자인 서비스
  5. ^ 디팩토 SoC 컴파일러
  6. ^ 세미노레, 주식회사
  7. ^ 시놉시스, 주식회사
  8. ^ 에다우틸스
  9. ^ 캐든스의 JasperGold 제어 및 상태 레지스터 앱
  10. ^ [https://community.arm.com/developer/ip-products/system/b/soc-design-blog/posts/the-future-of-tooling-from-ip-configuration-to-soc-verification Cadence Interconnect Workbench]


추가 읽기

외부 링크