멀티스레저드 CMOS

Multi-threshold CMOS

MTCMOS(Multi-threshold CMOS)는 지연이나 전력의 최적화를 위해 다중 임계 전압(V)의th 트랜지스터를 탑재한 CMOS 칩 기술의 변형이다.MOSFET의 V는th 트랜지스터의 절연층(산화물)과 기질(차체) 사이의 인터페이스에서 반전층이 형성되는 게이트 전압이다.낮은 Vth 디바이스는 더 빠르게 전환되므로 클럭 주기를[clarification needed] 최소화하기 위해 중요한 지연 경로에 유용하다.벌점은 낮은 V 장치가th 상당히 높은 정적 누출 전력을 가지고 있다는 것이다.높은 Vth 디바이스는 비중요 경로에 사용되어 지연 페널티를 받지 않고 정적 누출 전력을 감소시킨다.일반적인 하이 Vth 장치는 저 Vth 장치에 비해 정전기 누출을 10배 감소시킨다.[1]null

다중 임계 전압을 가진 장치를 만드는 한 가지 방법은 트랜지스터의 베이스 또는 벌크 단자에 서로 다른 바이어스 전압(Vb)을 적용하는 것이다.다른 방법으로는 게이트 산화물 두께, 게이트 산화물 유전체 상수(재료 유형) 또는 게이트 산화물 아래의 채널 영역에서 도판트 농도를 조정하는 것이 있다.null

다임계 CMOS를 조작하는 일반적인 방법은 단순히 광석학 및 이온 이식 단계를 추가하는 것이다.[2]주어진 제작 과정의 경우 V는th 산화 게이트 아래의 채널 영역에서 도판트 원자의 농도를 변경하여 조정된다.전형적으로 이온 이식 방법에 의해 농도를 조절한다.예를 들어 p-MOSFET를 제외한 모든 장치를 포토레지스트로 덮는 광석학 방법이 적용된다.그런 다음 이온 삽입을 완료하고, 광자극자가 없는 영역에서 선택된 도판트 유형의 이온이 게이트 산화물을 관통한다.그리고 나서 그 사진작가는 옷을 벗는다.n-MOSFET를 제외한 모든 기기를 커버하기 위해 다시 광석학 방법이 적용된다.그런 다음 다른 도판트 타입을 사용하여 다른 삽입을 완료하고, 이온이 게이트 산화물을 관통한다.그 사진작가는 옷을 벗었다.이후 제조 과정에서 어느 시점에 이식된 이온은 높은 온도에서 어닐링에 의해 활성화된다.null

원칙적으로 임의의 임계 전압 트랜지스터를 생산할 수 있다.두 개의 임계 전압을 갖는 CMOS의 경우, p-MOSFET와 n-MOSFET 각각에 대해 하나의 추가 광자극 및 삽입 단계가 필요하다.정상, 낮음 및 높음th V CMOS의 제작에는 기존의 단일th V CMOS에 비해 4개의 추가 단계가 필요하다.

실행

전력 감소를 위한 MTCMOS의 가장 일반적인 구현은 수면 트랜지스터를 사용한다.논리는 가상의 전력 레일에 의해 공급된다.빠른 전환 속도가 중요한 논리에서는 낮은th V 장치가 사용된다.전원 레일과 가상 전원 레일을 연결하는 높은th V 디바이스는 활성 모드에서, 절전 모드에서 켜진다.고th V 장치는 정적 누출 전력을 줄이기 위해 수면 트랜지스터로 사용된다.null

로직 게이트로의 전원 공급을 켜고 끄는 전원 스위치의 설계는 MTCMOS와 같은 저전압 고속 회로 기법에 필수적이다. 로직 회로의 속도, 면적, 전력은 전원 스위치의 특성에 의해 영향을 받는다.null

"코레이션을 통해" 접근방식에서, 높은th V 슬립 트랜지스터는 전체 논리 블록에 전력을 게이트시킨다.[3]활성 모드 중에 슬립 신호가 디어세션되어 트랜지스터가 켜지고 낮은 Vth 논리에 가상 전원(접지)을 공급하게 된다.절전 모드에서는 절전 신호가 나타나 트랜지스터가 꺼지고 낮은 Vth 로직에서 전원(접지)을 분리하게 된다.이 접근법의 단점은 다음과 같다.

  • 로직 블록을 파티셔닝하여 블록을 안전하게 끌 수 있는 시간(ON)을 결정해야 함
  • 슬립 트랜지스터는 크므로 회로 블록에 필요한 전류를 공급하도록 세심하게 크기를 조정해야 한다.
  • 항상 활성(절전 모드에서는 없음) 전원 관리 회로를 추가해야 함

"세밀한" 접근법에서는 모든 게이트 안에 높은 V 수면th 트랜지스터가 통합된다.풀업 및 풀다운 네트워크에는 로우 Vth 트랜지스터가 사용되며, 하이th V 트랜지스터는 두 네트워크 사이의 누출 전류를 게이트시키는 데 사용된다.이 접근방식은 로직 블록 파티셔닝과 슬립 트랜지스터 사이징의 문제를 제거한다.그러나 모든 부울 게이트에 추가 트랜지스터가 포함되고 수면 신호 분산 트리가 생성되기 때문에 많은 면적 오버헤드가 추가된다.null

중간 접근방식은 고th V 슬립 트랜지스터를 더 복잡한 기능을 가진 임계값 게이트에 통합하는 것이다.부울 게이트에 비해 임의의 기능을 구현하기 위해 필요한 문턱 게이트가 적기 때문에, MTCMOS를 각 게이트에 통합하면 면적 오버헤드가 적다.기능이 더 복잡한 임계값 게이트의 예는 Null Convention Logic과[4] Sleep Convention Logic에서 찾을 수 있다.[5]결함이나 다른 문제를 일으키지 않고 MTCMOS를 구현하기 위해서는 일부 기술이 필요하다.null

참조

  1. ^ Anis, M.; Areibi; Mahmoud; Elmasry (2002). "Dynamic and leakage power reduction in MTCMOS circuits". Design Automation Conference, 2002. Proceedings. 39th: 480–485. ISBN 1-58113-461-4.
  2. ^ Oklobdzija, Vojin G. (1997). Digital Design and Fabrication. CRC-Press. pp. 12–18. ISBN 978-0-8493-8602-2.
  3. ^ Smith, Scott and Di, Jia (2009). Designing Asynchronous Circuits using NULL Convention Logic (NCL). Morgan & Claypool Publishers. pp. 61–73. ISBN 978-1-59829-981-6.
  4. ^ Fant, Karl (2005). Logically Determined Design: clockless system design with NULL convention logic. John Wiley and Sons. ISBN 978-0-471-68478-7.
  5. ^ Smith, Scott and Di, Jia. "U.S. 7,977,972". Retrieved 2011-12-12.