일렉트로닉 트랜지스터

Single-electron transistor
기본 SET 및 내부 전기 구성 요소의 개략도.

단일 전자 트랜지스터(SET)는 쿨롱 봉쇄 효과를 기반으로 한 민감한 전자 소자다. 이 장치에서 전자는 소스/배수 사이의 터널 접합부를 통해 양자점(전도 섬)으로 흐른다. 게다가 섬의 전위는 섬과 정전적으로 결합되어 있는 게이트라고 알려진 세 번째 전극에 의해 조정될 수 있다. The conductive island is sandwiched between two tunnel junctions, [1] which are modeled by a capacitor ( and ) and a resistor ( and ) in parallel.

역사

1977년 데이빗 툴레스(David Thouless)[2]가 충분히 작게 만들면 도체의 크기가 도체의 전자적 특성에 영향을 미친다고 지적했을 때, 응축 물질 물리학의 새로운 하위 분야가 시작되었다. 1980년대에 이어진 연구는 조사된 서브마이크론 크기의 시스템에 기초하여 중경 물리학으로 알려져 있었다.[3] 이것이 단일 전자 트랜지스터와 관련된 연구의 출발점이었다.

쿨롱 봉쇄에 기초한 최초의 단일 전자 트랜지스터는 1986년 소련의 과학자 K. K. K. 리카레프[ru]와 D에 의해 보고되었다. V. 에벌린.[4] 몇 년 후, T. 미국 벨 연구소의 풀턴과 G. 돌란은 그러한 장치가 어떻게 작동하는지 조작하고 시연했다.[5] 1992년 마크 A. 카스트너는 양자점 에너지 수준의 중요성을 입증했다.[6] In the late 1990s and early 2000s, Russian physicists S. P. Gubin, V. V. Kolesov, E. S. Soldatov, A. S. Trifonov, V. V. Khanin, G. B. Khomutov, and S. A. Yakovenko were the first ones to ever make a molecule based SET operational at room temperature.[7]

관련성

사물 인터넷과 의료 애플리케이션의 관련성이 증가함에 따라 전자 장치 전력 소비량에 보다 적절한 영향을 미치게 된다. 이를 위해 초저전력 소비는 현 전자세계의 주요 연구 주제 중 하나이다. 일상 세계에서 사용되는 엄청난 수의 작은 컴퓨터(예: 휴대전화와 가전제품)는 구현된 장치의 상당한 전력 소비 수준을 요구한다. 이 시나리오에서 SET는 높은 수준의 기기 통합으로 이 낮은 전력 범위를 달성할 수 있는 적합한 후보로 등장했다.

적용 가능한 영역은 초감응 전자계, 단일 전자 분광기, DC 전류 표준, 온도 표준, 적외선 검출, 전압 상태 로직, 충전 상태 로직, 프로그램 가능한 단일 전자 트랜지스터 논리 등이다.[8]

장치

원리

단일 전자 트랜지스터의 도식도.
왼쪽에서 오른쪽으로: 차단 상태(상단 부분)와 전송 상태(하단 부분)에 대한 단일 전자 트랜지스터의 소스, 섬 및 배출원의 에너지 수준.

SET는 FET와 마찬가지로 소스, 배수구, 게이트 등 3개의 전극을 가지고 있다. 트랜지스터 유형 간의 주요 기술적 차이는 채널 개념에 있다. 채널이 절연 상태에서 FET의 게이트 전압을 인가한 전도성으로 바뀌는 동안 SET는 항상 절연된다. 선원과 배수구는 두 개의 터널 접합부를 통해 결합되며, 금속 또는 반도체 기반의 양자 나노도트(QD)로 분리되며,[9] "섬"이라고도 한다. QD의 전위는 QD가 차단 상태에서 비차단 상태로 변경되는 양의 전압을 적용하여 정전식 커플링 게이트 전극으로 조정하여 저항을 변경할 수 있으며, 전자는 QD에 튜닝을 시작한다. 이 현상은 쿨롱 봉쇄로 알려져 있다.

The current, from source to drain follows Ohm's law when is applied, and it equals where the main contribution of the resistance, comes from the tunnelling effects w암탉 전자는 소스에서 QD로, 그리고 QD에서 배수구로 이동한다. 은(는) 전류를 조절하는 QD의 저항을 조절한다. 이것은 일반 FET에서와 정확히 같은 행동이다. 그러나 거시적 척도에서 벗어나면 양자 효과가 전류 I에 영향을 미친다.

차단 상태에서 모든 낮은 에너지 레벨은 QD에서 점유되며 비어 있지 않은 레벨은 소스에서 발생하는 전자의 튜닝 범위 내에 있지 않다(녹색). 전자가 비차단 상태에서 QD(2.)에 도착하면 가용한 가장 낮은 빈 에너지 수준을 채울 것이며, 이는 QD의 에너지 장벽을 높여 다시 튜닝 거리 밖으로 나오게 된다. 전자는 두 번째 터널 분기점(3.)을 통해 계속 터널을 통과하며, 그 후 비탄력적으로 분산되어 배수 전극 페르미 수준(4.

The energy levels of the QD are evenly spaced with a separation of This gives rise to a self-capacitance of the island, defined as: To achieve the Coulomb blockade, three criteria need to be met:[10]

  1. 바이어스 전압은 섬의 자체 캐패시턴스로 나눈 기본 전하보다 낮아야 한다: <
  2. 소스 접점의 열 에너지와 섬 내의 열 에너지(: k B , 는 충전 에너지 아래에 있어야 한다: B , 그렇지 않으면 전자가 열 자극을 통해 QD를 통과할 수 있을 것이다.
  3. 튜닝 저항 , 은(는) 하이젠베르크의 불확실성 원리에서 파생된 ,보다 커야 한다.[11] Δ E(t=(e22C)(RCT)>h, 어디(RCT){\displaystyle(R_{\rm{T}}C)}은tunnelling 시간τ{\displaystyle \tau}에, CSRS{\displaystyle C_{\rm{S}으로 나타나 있어 해당합니다{\displaystyle\Delta E\Delta t=\left({\tfrac{{2}}{2}}\right e^)(R_{\rm{T}}C)>, h,}}R_.{rm {S D Drm{D}R_{\ 방호벽을 통과하는 전자 튜닝의 )은 다른 시간 척도에 비해 무시할 수 없을 정도로 작은 것으로 가정한다. 이 가정은 - \의 실제 관심 단일 전자 장치에 사용되는 터널 장벽에 유효하다.

If the resistance of all the tunnel barriers of the system is much higher than the quantum resistance it is enough to confine the electrons to the island, and it is safe to ignore coherent quantum processes consisting of 여러 개의 동시 튜닝 이벤트(즉, 공동 튜닝)

이론

QD를 둘러싼 유전체의 배경 전하가 .n { { 의해 표시되며, 총 수는n {\이다 터널 연결부에서의 해당 요금은 다음과 같이 기록할 수 있다.

여기서 (는) 터널 접합부의 기생 누출 용량이다. 바이어스 전압인 i = S+ V D, {\ V_V_}+V_ 터널 접합부에서 전압을 해결할 수 있다.

이중으로 연결된 터널 분기점(도식 그림의 그것과 같은)의 정전기 에너지는

첫 번째와 두 번째 전환을 통해 전자 튜닝 중에 수행되는 작업은 다음과 같다.

형태에서 자유 에너지에 대한 표준 정의를 고려할 때:

여기서 t= = F+ SET의 자유 에너지를 다음과 같이 찾는다.

추가 검토를 위해 두 터널 접합부의 영온에서 자유 에너지의 변화를 알아야 한다.

자유 에너지의 변화가 음수일 때 터널 전환의 확률은 높을 것이다. 위의 표현에서 주요 용어는 적용 전압 V 이(가) 임계값을 초과하지 않는 의 양의 값을 결정하며, 이는 시스템의 최소 용량에 따라 달라진다. 일반적으로 대칭 전환( S= == C = C = C = = C 0에 대해 충전되지 않은 QD(= 0})에 대해 조건이 .

(즉, 임계값 전압은 단일 전환에 비해 절반으로 감소한다.)

인가 전압이 0이면 금속 전극의 페르미 레벨이 에너지 갭 내부에 있게 된다. 전압이 임계값까지 상승하면 왼쪽에서 오른쪽으로 튜닝이 발생하고, 역전압이 임계값 레벨 이상으로 증가하면 오른쪽에서 왼쪽으로 튜닝이 발생한다.

쿨롱 봉쇄의 존재는 SET의 전류-전압 특성(배출 전류가 게이트 전압에 따라 어떻게 달라지는지를 보여주는 그래프)에서 명확히 볼 수 있다. 낮은 관문 전압(절대값)에서는 배수 전류가 0이 되고, 전압이 임계값 이상으로 증가하면 전환이 옴 저항(두 전환 모두 투과성이 동일함)처럼 동작하며 전류가 선형적으로 증가한다. 유전체에서의 배경 충전은 줄일 수 있을 뿐만 아니라 쿨롱 봉쇄를 완전히 차단할 수 있다.

터널 장벽의 투과성이 매우 다른 경우 1 R = ), SET의 단계적 I-V 특성이 발생한다. 전자는 1차 전환을 통해 섬으로 터널을 통과해 그 위에 유지되는데, 2차 전환의 높은 터널 저항 때문이다. 일정 기간이 지나면 전자가 2차 전환을 통해 터널을 뚫지만 이 과정에서 2차 전자가 1차 전환을 통해 섬으로 터널을 뚫게 된다. 따라서 섬은 대부분 1회 충전 이상의 요금을 부과한다. 투과성의 역의존성 1 = ), })의 경우 섬은 비포화되며 전하가 단계적으로 감소할 것이다.[citation needed] 이제서야 SET의 작동 원리를 이해할 수 있다. 동등한 회로는 QD를 통해 직렬로 연결된 두 개의 터널 접합부로 나타낼 수 있으며, 터널 접합부에 수직인 또 다른 제어 전극(게이트)이 연결된다. 관문 전극은 제어탱크 을 통해 섬과 연결된다.} 관문 전극은 섬 전하가 같도록 섬을 추가로 양극화시키기 때문에 유전체에서 배경 전하를 변경할 수 있다.

이 값을 위에서 찾은 공식으로 대체하면 전환 시 전압에 대한 새로운 값을 찾을 수 있다.

정전기 에너지는 게이트 캐패시터에 저장된 에너지를 포함해야 하며 게이트의 전압에 의해 수행되는 작업을 자유 에너지에서 고려해야 한다.

영온에서는 음의 자유 에너지를 가진 전환만 허용된다: F < > 0 또는 < {\ 이러한 조건은 V - . 평면에서 안정성이 있는 영역을 찾는 데 사용할 수 있다.

때 공급 전압이 쿨롱 봉쇄(Vb즉 나는 s<>e CS+CD{\displaystyle V_{\rm{편견}}<,{\tfrac{e}{C_{\rm{S}}+C_{\rm{D}}}}})의 전압 아래에 maintainted은 게이트 전극에 전압 증가하면서, 드레인 출력 전류는 마침표로 oscillate 것이다 e CS+C d 이 영역들은 안정 분야의 실패에 해당한다. 튜닝 전류의 진동은 시간 내에 발생하며, 직렬로 연결된 두 접합부의 진동은 게이트 제어 전압에서 주기성을 가진다. 발진의 열적 확장은 온도가 증가함에 따라 크게 증가한다.

온도 의존성

단일 전자 트랜지스터를 만들 때 다양한 재료가 성공적으로 테스트되었다. 그러나 온도는 가용 전자 소자에서 구현을 제한하는 큰 요인이다. 금속성 기반의 SET는 대부분 극저온에서만 작동한다.

니오븀 리드 및 알루미늄 섬이 있는 단일 전자 트랜지스터

위 목록에 있는 글머리 기호 2에서 언급된 바와 같이: 정전기 충전 에너지는 보다 커야 한다.쿨롱 봉쇄에 영향을 미치는 열적 변동을 방지하기 T 이는 다시 최대 허용 섬 캐패시턴스가 온도에 반비례하며, 장치를 상온에서 작동시키려면 1 aF 미만이 되어야 함을 의미한다.

섬 캐패시턴스는 QD 크기의 함수로서 실온에서 작동을 목표로 할 때는 10nm 미만의 QD 직경이 바람직하다. 이는 다시 재현성 문제로 인해 집적회로의 제조가능성에 큰 제약을 가한다.

CMOS 호환성

하이브리드 SET-FET 회로

하이브리드 SET-FET 소자를 생성하여 사용 가능한 CMOS 기술과 함께 작동할 수 있을 정도로 SET의 전류 수준을 증폭시킬 수 있다.[12][13]

EU는 2016년 프로젝트 ION4SET(#688072)[14]를 통해 상온에서 작동하는 SET-FET 회로의 제조 가능성을 모색했다. 이 프로젝트의 주요 목표는 하이브리드 Set-CMOS 아키텍처의 사용을 확장하려는 대규모 운영을 위한 SET-제조 가능성 프로세스 흐름을 설계하는 것이다. 실온 작동을 보장하려면 직경이 5nm 미만인 점 하나를 제작하여 몇 나노미터의 터널 거리로 선원과 배수구 사이에 배치해야 한다.[15] 현재까지 상온에서 작동하는 하이브리드 SET-FET 회로를 제조할 수 있는 신뢰할 수 있는 프로세스 흐름은 없다. 이러한 맥락에서, 본 EU 프로젝트는 약 10 nm의 필러 치수를 사용하여 SET-FET 회로를 제조하는 보다 실현 가능한 방법을 탐구한다.[16]

참고 항목

참조

  1. ^ Mahapatra, S.; Vaish, V.; Wasshuber, C.; Banerjee, K.; Ionescu, A.M. (2004). "Analytical Modeling of Single Electron Transistor for Hybrid CMOS-SET Analog IC Design". IEEE Transactions on Electron Devices. 51 (11): 1772–1782. Bibcode:2004ITED...51.1772M. doi:10.1109/TED.2004.837369. ISSN 0018-9383. S2CID 15373278.
  2. ^ Thouless, David J. (1977). "Maximum Metallic Resistance in Thin Wires". Phys. Rev. Lett. 39 (18): 1167–1169. Bibcode:1977PhRvL..39.1167T. doi:10.1103/PhysRevLett.39.1167.
  3. ^ Al'Tshuler, Boris L.; Lee, Patrick A. (1988). "Disordered electronic systems". Physics Today. 41 (12): 36–44. Bibcode:1988PhT....41l..36A. doi:10.1063/1.881139.
  4. ^ Averin, D. V.; Likharev, K. K. (1986-02-01). "Coulomb blockade of single-electron tunnelling, and coherent oscillations in small tunnel junctions". Journal of Low Temperature Physics. 62 (3–4): 345–373. Bibcode:1986JLTP...62..345A. doi:10.1007/BF00683469. ISSN 0022-2291. S2CID 120841063.
  5. ^ "Single-electron transistors". Physics World. 1998-09-01. Retrieved 2019-09-17.
  6. ^ Kastner, M. A. (1992-07-01). "The single-electron transistor". Rev. Mod. Phys. 64 (3): 849–858. Bibcode:1992RvMP...64..849K. doi:10.1103/RevModPhys.64.849.
  7. ^ Gubin, S.P.;Gulayev 유 씨는 V;Khomutov, G.B;Kislov, VV;Kolesov, VV;Soldatov, E.S.;Sulaimankulov KS.;Trifonov, A.S.(2002년)."나노 전자 공학에서는 빌딩 블록으로서 분자 클러스터:클러스터 single-electron의 첫번째 시범 상온에서 트랜지스터 터널링".나노 기술. 13(2):185–194.Bibcode:2002Nanot..13..185G. doi:10.1088/0957-4484/13/2/311..
  8. ^ Kumar, O.; Kaur, M. (2010). "Single Electron Transistor: Applications & Problems". International Journal of VLSI Design & Communication Systems. 1 (4): 24–29. doi:10.5121/vlsic.2010.1403.
  9. ^ Uchida, Ken; Matsuzawa, Kazuya; Koga, Junji; Ohba, Ryuji; Takagi, Shin-ichi; Toriumi, Akira (2000). "Analytical Single-Electron Transistor (SET) Model for Design and Analysis of Realistic SET Circuits". Japanese Journal of Applied Physics. 39 (Part 1, No. 4B): 2321–2324. Bibcode:2000JaJAP..39.2321U. doi:10.1143/JJAP.39.2321. ISSN 0021-4922.
  10. ^ Poole, Charles P. Jr.; Owens, Frank J. (2003). Introduction to Nanotechnology. John Wiley & Sons Inc. ISBN 0-471-07935-9.
  11. ^ Wasshuber, Christoph (1997). "2.5 Minimum Tunnel Resistance for Single Electron Charging". About Single-Electron Devices and Circuits (Ph.D.). Vienna University of Technology.
  12. ^ Ionescu, A.M.; Mahapatra, S.; Pott, V. (2004). "Hybrid SETMOS Architecture With Coulomb Blockade Oscillations and High Current Drive". IEEE Electron Device Letters. 25 (6): 411–413. Bibcode:2004IEDL...25..411I. doi:10.1109/LED.2004.828558. ISSN 0741-3106. S2CID 42715316.
  13. ^ Amat, Esteve; Bausells, Joan; Perez-Murano, Francesc (2017). "Exploring the Influence of Variability on Single-Electron Transistors Into SET-Based Circuits". IEEE Transactions on Electron Devices. 64 (12): 5172–5180. Bibcode:2017ITED...64.5172A. doi:10.1109/TED.2017.2765003. ISSN 0018-9383. S2CID 22082690.
  14. ^ "IONS4SET Website". Retrieved 2019-09-17.
  15. ^ Klupfel, F. J.; Burenkov, A.; Lorenz, J. (2016). "Simulation of silicon-dot-based single-electron memory devices". 2016 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD). pp. 237–240. doi:10.1109/SISPAD.2016.7605191. ISBN 978-1-5090-0818-6. S2CID 15721282.
  16. ^ Xu, Xiaomo; Heinig, Karl-Heinz; Möller, Wolfhard; Engelmann, Hans-Jürgen; Klingner, Nico; Gharbi, Ahmed; Tiron, Raluca; Johannes von Borany; Hlawacek, Gregor (2019). "Morphology modification of Si nanopillars under ion irradiation at elevated temperatures: Plastic deformation and controlled thinning to 10 nm". arXiv:1906.09975v2 [physics.app-ph].