연속 근사 ADC

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연속 근사 ADC는 가능한 모든 양자화 레벨을 통한 바이너리 검색을 사용하여 연속 아날로그 파형을 이산 디지털 표현으로 변환한 후 각 변환에 대해 최종적으로 디지털 출력에 수렴하는 아날로그-디지털 변환기의 일종입니다.

알고리즘.

연속 근사 아날로그-디지털 변환 회로는 일반적으로 다음 4개의 주요 서브 회로로 구성됩니다.

1. 입력전압_in V를 취득하기 위한 샘플 홀드 회로.
2. V를 내부 DAC의 출력과 비교하여_in 비교 결과를 연속 근사 레지스터(SAR)에 출력하는 아날로그 전압 비교기.
3. 내부 DAC에 V의_in 대략적인 디지털 코드를 공급하도록 설계된 연속 근사 레지스터 서브 회로.
4. V와_ref 비교하기 위해 비교기에 SAR의 디지털_in 코드 출력과 동일한 아날로그 전압을 공급하는 내부 기준 DAC입니다.

연속 근사 레지스터는 최상위 비트(MSB)가 디지털 1과 같도록 초기화됩니다.이 코드는 DAC로 공급되며, DAC는 샘플링된 입력 전압과 비교하기 위해 이 디지털 코드(V_ref/2)와 동등한 아날로그를 비교 회로에 공급합니다.이 아날로그 전압이 V를 초과하면_in 비교기에 의해 SAR가 이 비트를 리셋합니다.그렇지 않으면 비트는 1로 남습니다.그런 다음 다음 비트가 1로 설정되고 동일한 테스트가 수행되며 SAR의 모든 비트가 테스트될 때까지 이 바이너리 검색을 계속합니다.결과 코드는 샘플링된 입력 전압의 디지털 근사치이며 변환(EOC) 종료 시 최종적으로 SAR에 의해 출력됩니다.

수학적으로 V = xV라고_ref 가정하면_in [-1, 1]의 x가 정규화된 입력 전압입니다.목표는 x를 1/2의ⁿ 정확도로 대략적으로 디지털화하는 것입니다.알고리즘은 다음과 같이 진행됩니다.

1. 초기 근사₀ x = 0입니다.
2. ih 근사치_i x = x_i−1 - s(x_i−1 - x)/2ⁱ. 여기서 s(x)는 부호 함수이다(x µ 0의 경우 sgn(x) = +1, x < 0의 경우 -1).따라서 수학 귀납법을 사용하면 x - x 1 1/2가ⁿ 됩니다_n.

위의 알고리즘에 나타나 있듯이 SAR ADC에는 다음이 필요합니다.

1. 입력 전압원_in V.
2. 입력을 정규화하기 위한 기준전압원_ref V.
3. ih 근사_i x를 전압으로 변환하는 DAC.
4. DAC의 전압을 입력 전압과 비교하여 함수 s(x_i - x)를 수행하는 비교기.
5. 비교기의 출력을 저장하고 x - s(x_i−1 - x)/2를ⁱ 적용하는_i−1 레지스터입니다.

예:연속적인 근사치를 사용하여 아날로그 입력을 10비트 디지털로 변환하는 10단계는 0.1V 반복에서 5V ~ 0V의 모든 전압에 대해 여기에 나와 있습니다.기준 전압이 5V이므로 입력 전압도 5V이면 모든 비트가 설정됩니다.전압이 4.9V로 감소하면 최하위 비트 중 일부만 지워집니다.MSB는 입력이 기준 전압의 절반인 2.5V가 될 때까지 설정된 상태로 유지됩니다.

MSB를 시작으로 각 비트에 할당된 이진 가중치는 2.5, 1.25, 0.625, 0.3125, 0.15625, 0.078125, 0.0390625, 0.01953125, 0.009765625, 0.0048828125입니다.모두 합하면 4.9951171875가 됩니다.즉, 바이너리 111111 또는 LSB가 5보다 작습니다.

아날로그 입력이 내부 DAC 출력과 비교되는 경우 2.5V부터 시작하여 결과적으로 유지 또는 클리어하여 이들 바이너리 가중치 각각과 효과적으로 비교됩니다.그리고 이전 결과에 다음 가중치를 더하고 다시 비교하고 모든 비트와 그 가중치가 입력과 비교될 때까지 반복함으로써 최종 결과인 아날로그 입력을 나타내는 이진수를 구한다.

변종

카운터 타입 ADC

D-A 변환기는 역함수 A-D 변환을 제공하기 위해 쉽게 회전할 수 있습니다.원칙은 DAC 출력이 ± 범위 내에 올 때까지 DAC의 입력 코드를 조정하는 것입니다.2진수 디지털 형식으로 변환되는 아날로그 입력에 대한 1⁄2 LSB.

서보 트래킹 ADC

이것은 ADC 카운팅의 개량형입니다.회로는 카운트의 방향을 제어하는 비교기와 함께 상향 카운터로 구성됩니다.DAC의 아날로그 출력을 아날로그 입력과 비교합니다.입력이 DAC 출력 신호보다 크면 비교기의 출력이 높아지며 카운터가 카운트 업됩니다.추적 ADC는 단순하다는 장점이 있습니다.단, 새로운 변환값이 아날로그 신호의 변화 속도에 정비례하기 때문에 안정에 필요한 시간이 단점입니다.

전하 재배포 연속 근사 ADC

하나는 successive-approximation ADC, charge-redistribution successive-approximation ADC의 가장 일반적인 구현한 기준charge-scaling DAC를 사용한다.그charge-scaling DAC단순히 개별적으로 바꾸binary-weighted 콘덴서의 배열로 구성되어 있다.전하의 각 축전기에 배열의 양은 DAC와 successive-approximation 등록하는 비교 측정기가 내부와 관련하여 상술한 이진 검색을 수행하는데 사용된다.

1. 콘덴서 어레이는 비교기 V의_OS 오프셋 전압으로 완전히 방전됩니다.이 단계는 자동 오프셋 취소를 제공합니다(즉, 오프셋 전압은 정전기를 통해 저글링할 수 없는 데드 전하만 나타냅니다).
2. 어레이 내의 모든 캐패시터가 입력 신호_in V로 전환된다.이제 캐패시터에는 각 캐패시턴스에 입력 전압을 곱한 값에서 각 캐패시터의 오프셋 전압을 뺀 값과 동일한 전하가 있습니다.
3. 그런 다음 콘덴서가 전환되어 이 전하가 비교기 입력에 인가되어 -V와_in 동일한 비교기 입력 전압이 생성됩니다.
4. 실제 변환 프로세스가 진행됩니다.먼저 MSB 캐패시터가 ADC의 전체 범위에 해당하는 V로_ref 전환됩니다.어레이의 이진 가중치 때문에 MSB 캐패시터는 어레이의 나머지 부분과 1:1 전하 분배기를 형성합니다.따라서 비교기에 대한 입력 전압은 -V_in + V_ref/2가 됩니다.이후 V가 V/2보다_ref 크면_in 비교기는 디지털 1을 MSB로 출력하고, 그렇지 않으면 디지털 0을 MSB로 출력합니다. 각 캐패시터는 비교기 입력 전압이 오프셋 전압으로 수렴될 때까지 또는 DAC의 분해능이 주어질 때까지 동일한 방식으로 테스트됩니다.

이상적이지 않은 아날로그 회로와 함께 사용

연속되는 각 비트의 값이 완전히^N 2가 아닌 아날로그 회로(예: 1.1, 2.12, 4.05, 8.01 등)로서 실장되어 있는 경우, 이진 검색 알고리즘이 미지의 입력값의 절반이라고 생각되는 값을 잘못 삭제하기 때문에 연속 근사 접근법은 이상적인 값을 출력하지 않을 수 있습니다.실제와 이상적인 성능의 차이에 따라 특히 하나 이상의 비트에 대해 실제와 이상적인 2 사이의 오차가 커지기 때문에 최대 오차는 여러 LSB를^N 쉽게 초과할 수 있습니다.따라서 실제 입력은 알 수 없기 때문에 SAR ADC 구현에 사용되는 아날로그 회선의 정확도가 이상적인2개의^N 값에 매우 가까운 것이 매우 중요합니다.그렇지 않으면 최적의 일치 검색을 보장할 수 없습니다.

「 」를 참조해 주세요.

• 양자화 노이즈
• 디지털/아날로그 변환기

레퍼런스

추가 정보

• CMOS Circuit Design, Layout, and Simulation, 제3판, R. J. Baker, Wiley-IEEE, 1208페이지, 2010년; ISBN978-0-470-88132-3
• 데이터 변환 핸드북; 아날로그 디바이스; Newnes; 976 페이지; 2004; ISBN 978-0750678414

외부 링크

• SAR ADC의 개요 아키텍처와 다른 ADC와의 비교 - Maxim
• 애플리케이션에 적합한 A/D 컨버터 선택(TI)