시스템 패킷인터페이스

System Packet Interface
시리얼 페리페럴 인터페이스와 혼동하지 마십시오.

옵티컬 인터넷 워킹포럼의 System Packet Interface(SPI; 시스템 패킷인터페이스) 패밀리 상호운용성 계약에서는 동기 광네트워킹 및 이더넷애플리케이션에서 일반적으로 사용되는 칩 투 칩, 채널라이즈드, 패킷인터페이스를 지정합니다.이러한 패킷레벨 인터페이스의 일반적인 어플리케이션은 플레이머(광네트워크용) 또는 MAC(IP네트워크용)와 네트워크 프로세서 사이에 있습니다.이 인터페이스의 다른 응용 프로그램은 패킷프로세서 ASIC와 트래픽 매니저 디바이스 사이에 있을 수 있습니다.

맥락

칩 투 칩 인터페이스에는 크게 두 가지 범주가 있습니다.PCI-Express 및 HyperTransport를 예로 들 수 있는 첫 번째 제품은 메모리 주소의 읽기 및 쓰기를 지원합니다.두 번째 넓은 카테고리는 1개 이상의 채널을 통해 사용자 패킷을 전송하며 IEEE 802.3 미디어 독립 인터페이스 패밀리 및 옵티컬인터넷 워킹 포럼 패밀리 시스템패킷 인터페이스로 대표됩니다.이들 중 시스템 패킷인터페이스 패밀리는 많은 채널에서 사용자 패킷을 전송하도록 최적화되어 있습니다.시스템 패킷인터페이스 패밀리는 도시 간 인터넷 전송에 사용되는 주요 프로토콜인 Packet over SONET 및 광 트랜스포트 네트워크에서 장치 간에 사용되는 가장 중요한 패킷 지향 칩 투 칩 인터페이스 패밀리입니다.

사양

계약 내용은 다음과 같습니다.

  • SPI-3 – OC-48의 물리층 및 링크층용 패킷인터페이스(2.488 Gbit/s)
  • SPI-4.1 – System Physical Interface Level 4(SPI-4; 시스템 물리 인터페이스레벨 4) 단계1: 물리 레이어와 링크 레이어 또는 OC-192 레이트로 동작하는 피어 투 피어 엔티티 간의 상호 접속을 위한 시스템인터페이스
  • SPI-4.2 – System Packet Interface Level 4(SPI-4) 단계2:[2] 물리층 디바이스 및 링크층 디바이스용 OC-192 시스템인터페이스
  • SPI-5 – OC-768용 물리층 및 링크층용 패킷인터페이스(40 기가비트/초)
  • SPI-S – 스케일러블 시스템 패킷인터페이스 - OC-48부터 시작하여 Terabit 범위로 확장되는 인터페이스에 도움이 됩니다.

사양 이력

이러한 합의는 POS-PHY 인터페이스 정의 PL-3 및 PL-4의 PMC-Sierra에 의한 OIF에 대한 기부에서 비롯되었으며, 그 자체는 ATM 포럼의 유토피아 정의에서 비롯되었다.이전의 정의는 다음과 같습니다.

  • OC-3 및 저속 링크를 지원하는 8비트, 25MHz 인터페이스(또는 200Mbit/s 미만으로 집약된 여러 링크)인 Utopia 레벨 1,
  • Utopia 레벨 2, OC-12를 지원하는 16비트, 50MHz 인터페이스 또는 800Mbit/s 미만으로 집약된 여러 링크

널리 알려진 시스템 패킷인터페이스(SPI)는 멀티 기가비트어플리케이션의 PHY 레이어 디바이스와 LINK 레이어 디바이스 간의 패킷 및 셀 전송을 위한 프로토콜입니다.이 프로토콜은 OIF(광학 인터넷 워킹 포럼)에 의해 개발되었으며 통신 및 데이터 네트워킹 역사상 가장 중요한 통합 표준 중 하나로 빠르게 부상하고 있습니다.SPI를 구현하는 디바이스는 일반적으로 700~800 Mbit/s의 회선 레이트로 지정되며 경우에 따라서는 최대 1 Gbit/s의 회선 레이트로 지정됩니다.최신 버전은 SPI 4 Phase 2입니다.SPI 4.2는 16비트 인터페이스에 최대 16기가비트/초의 대역폭을 제공합니다.

SPI-5의 근접 변형인 인터라켄 프로토콜은 시장에서 시스템 패킷 인터페이스를 대체했습니다.

기술적 세부사항

SPI 4.2

SPI 4.2 인터페이스는 고속 클럭, 제어 및 데이터 회선과 저속 FIFO 버퍼 상태 행으로 구성됩니다.고속 데이터 라인에는 16비트 데이터 버스, 1비트 제어 라인 및 Double Data Rate(DDR; 더블 데이터 레이트) 클럭이 포함됩니다.클럭은 최대 500MHz까지 실행할 수 있으며 초당 최대 1기가 전송이 지원됩니다.FIFO 버퍼 상태 부분은 2비트 상태 채널과 클럭으로 구성됩니다.SPI 4.2는 16비트의 데이터 폭을 지원하며 PHY 링크, 링크 링크, 링크 PHY 또는 PHY-PHY 접속이 가능합니다.SPI 4.2 인터페이스는 각각 독립된 흐름 제어를 통해 최대 256개의 포트 주소를 지원합니다.

SPI 인터페이스에 접속되어 있는 디바이스에서 rx/tx 버퍼를 최적으로 사용하려면 이러한 디바이스의 RBUF/TBUF 요소 크기가 SPI-4.2 데이터 버스트사이즈와 일치해야 합니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ "System Packet Interface Level 3: OC-48 System Interface for Physical and Link Layer Devices" (PDF). OIF, June 2000.
  2. ^ "System Packet Interface Level 4 (SPI-4) Phase 2 Revision 1: OC-192 System Interface for Physical and Link Layer Devices" (PDF). OIF, 15 Oct 2003.
  3. ^ "Scalable System Packet Interface Implementation Agreement: System Packet Interface Capable of Operating as an Adaptation Layer for Serial Data Links" (PDF). OIF, 17 Nove 2006.