테스트 압축
Test compression시험압축은 집적회로를 시험하는 시간과 비용을 줄이기 위해 사용되는 기술이다.첫 번째 IC는 손으로 만든 테스트 벡터로 테스트되었다.잠재적 결함에 대한 양호한 커버리지를 얻는 것이 매우 어렵다는 것이 증명되었기 때문에, 스캐닝에 기초한 시험성 설계(DFT)와 자동 시험성 패턴 생성(ATPG)을 개발하여 각 관문과 경로를 설계에서 명시적으로 시험하였다.이러한 기법은 우수한 시험 범위와 함께 제조 시험을 위한 고품질 벡터를 만드는 데 매우 성공적이었다.그러나 칩이 커짐에 따라 핀당 테스트할 논리 비율이 급격히 증가했고 스캔 테스트 데이터의 양이 테스트 시간을 크게 늘리기 시작했으며 테스터 메모리가 필요했다.이것은 시험 비용을 높였다.
테스트 압축은 이 문제를 해결하기 위해 개발되었다.ATPG 도구가 고장 또는 고장 집합에 대한 테스트를 생성할 때, 스캔 셀의 극히 일부만 특정 값을 취하면 된다.스캔 체인의 나머지 부분은 신경 쓰지 않으며, 대개 임의의 값으로 채워진다.이러한 벡터를 로드하고 언로드하는 것은 테스터 시간을 매우 효율적으로 사용하는 것이 아니다.테스트 압축은 적은 수의 유의한 값을 활용하여 테스트 데이터와 테스트 시간을 단축한다.일반적으로 디자인을 수정해 각각 길이가 짧은 내부 스캔 체인의 수를 늘리자는 구상이다.그런 다음 이러한 체인은 온칩 압축 해제기에 의해 구동되며, 대개 데이터가 압축 해제기에 전달될 때 내부 스캔 체인이 로드되는 지속적인 흐름 감압이 가능하도록 설계된다.다양한 감압 방법을 사용할 수 있다.[1]한 가지 일반적인 선택은 선형 유한 상태 기계로, 부분적으로 지정된 시험 패턴에서 지정된 위치로 내부 스캔 셀에 해당하는 선형 방정식을 풀어서 압축 자극이 계산된다.실험 결과, 시험 벡터가 있는 산업용 회로와 3% ~ 0.2% 범위의 매우 낮은 충전률을 가진 응답의 경우, 이 방법에 기초한 시험 압축은 종종 30 ~ 500배의 압축비를 초래한다.[2]
많은 수의 테스트 체인으로 모든 출력을 출력 핀으로 보낼 수 있는 것은 아니다.따라서 내부 스캔 체인 출력과 테스터 스캔 채널 출력 사이에 삽입해야 하는 테스트 응답 컴팩터도 필요하다.압축기는 데이터 압축 해제기와 동기화되어야 하며 알 수 없는 (X) 상태를 처리할 수 있어야 한다. (입력이 압축 해제기에 의해 완전히 지정되더라도, 예를 들어, 이는 거짓 및 다중 사이클 경로에서 발생할 수 있다.)시험 결과 압축기의 또 다른 설계 기준은 예/아니요 대답만 하는 것이 아니라 좋은 진단 기능을 제공해야 한다는 것이다.
참고 항목
참조
- ^ Touba, NA (2006). "Survey of Test Vector Compression Techniques". IEEE Design & Test of Computers. 23 (4): 294–303. doi:10.1109/MDT.2006.105. S2CID 17400003.
- ^ Rajski, J. and Tyszer, J. and Kassab, M. and Mukherjee, N. (2004). "Embedded deterministic test". IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 23 (5): 776–792. doi:10.1109/TCAD.2004.826558. S2CID 3619228.
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외부 링크
- IEEE 전자 설계 자동화 위원회가 후원하는 테스트 압축에 대한 IEEE 강의의 개요 및 비디오.이 글은 이 강의에서 다룬 아이디어로 엮은 것이다.
