자동 테스트 패턴 생성

Automatic test pattern generation

ATPG(Automatic Test Pattern Generator 및 Automatic Test Pattern Generator)는 입력(또는 테스트) 시퀀스를 찾는 데 사용되는 전자 설계 자동화 방법/기술로, 디지털 회로에 적용하면 자동 테스트 장비가 올바른 회로 동작과 고장난 회로 동작을 구별할 수 있다.결함에 시달리다 생성된 패턴은 제조 후 반도체 소자를 테스트하거나 고장 원인(고장 분석[1])을 결정하는 데 도움을 주기 위해 사용된다. ATPG의 효율성은 모델화된 결함 또는 결함 모델의 수와 검출 가능한 패턴의 수로 측정된다. 이러한 메트릭은 일반적으로 테스트 품질(고장 감지 횟수가 많을수록 높음)과 테스트 적용 시간(패턴이 많을수록 높음)을 나타낸다. ATPG 효율성은 고려 중인 결함 모델, 시험 대상 회로 유형(전체 스캔, 동기식 순차 또는 비동기식 순차), 시험 대상 회로를 나타내기 위해 사용되는 추상화 수준(게이트, 레지스터-트랜스퍼, 스위치), 요구되는 시험 품질의 영향을 받는 또 다른 중요한 고려사항이다.

기본 사항

결함은 제조 공정 중 장치에 발생한 오류다. 결함 모델은 결점이 설계 동작을 어떻게 변화시키는지에 대한 수학적 설명이다. 시험 대상 장치(DUT)에 시험 패턴을 적용하는 동안 기기의 기본 출력에서 관측된 논리 값을 시험 패턴의 출력이라고 한다. 설계한 대로 정확하게 작동하는 무장애 장치를 시험할 때 시험 패턴의 출력을 시험 패턴의 예상 출력이라고 한다. 단 하나의 고장만 있는 장치를 시험할 때, 그 시험 패턴의 출력이 예상 출력값과 다를 경우, 시험 패턴에 의해 결함이 감지된다고 한다. 대상 고장에 대한 ATPG 프로세스는 고장 활성화와 고장 전파의 두 단계로 구성된다. 고장 활성화는 고장 모델 사이트에서 고장 모델에서 생성된 값과 반대인 신호 값을 설정한다. 고장 전파는 고장 사이트에서 기본 출력으로 경로를 감작하여 결과 신호 값 또는 고장 효과를 앞으로 이동시킨다.

ATPG는 적어도 두 가지 경우에 특정 결함에 대한 테스트를 찾지 못할 수 있다. 첫째로, 결함은 그 특정 결함을 감지할 수 있는 패턴이 존재하지 않기 때문에 본질적으로 감지할 수 없을 수 있다. 이것의 전형적인 예는 출력을 변화시키지 않도록 설계된 중복 회로다. 그러한 회로에서는 어떤 단일 고장도 본질적으로 감지할 수 없을 것이다.

둘째, 검출 패턴이 존재할 가능성은 있지만 알고리즘은 검출 패턴을 찾을 수 없다. ATPG 문제는 NP-완전성이므로(부울 만족도 문제로 인한 감소로) 패턴이 존재하는 경우가 있을 것이지만, ATPG는 패턴 찾기가 너무 오래 걸리기 때문에(물론 PnNP라고 가정하면) 포기한다.

고장 모델

주요 기사: 결함 모델
  • 단일 고장 가정: 회로에서 단 하나의 고장만 발생한다. 고장 모델에서 k개의 가능한 고장 유형을 정의하면, 단일 고장 가정으로 회로에 신호 라인이 n개 있다. 단일 고장의 총 수는 k×n이다.
  • 다중 고장 가정: 회로에서 다중 고장이 발생할 수 있음

고장 접기

등가 결함은 모든 입력 패턴에 대해 동일한 불량 동작을 생성한다. 등가 고장 집합의 단일 결함은 전체 집합을 나타낼 수 있다. 이 경우 신호 라인이 n개인 회로에 대해 k×n 고장 시험이 훨씬 더 적게 필요하다. 전체 고장 집합에서 동등한 고장을 제거하는 것을 고장 붕괴라고 한다.

고착된 고장 모델

주요 기사: 고착된 고장

지난 수십 년 동안 실제로 가장 많이 사용된 고장 모델은 고착된 단일 고장 모델이다. 이 모델에서 회로의 신호 라인 중 하나는 회로에 어떤 입력이 공급되든 상관없이 고정 로직 값에 고착된 것으로 가정한다. 따라서 회로에 신호 라인이 n개인 경우 회로에 2n 고착 고장이 있을 가능성이 있으며, 이 중 일부는 다른 회로와 동등한 것으로 간주할 수 있다. 고착된 고장 모델은 지연 정보가 고장 정의와 연관되지 않기 때문에 논리적 고장 모델이다. 작동 조건(예: 온도, 전원 공급 전압) 또는 데이터 값(고전압 또는 저전압 상태)에 따라 간헐적으로 발생하는 무작위 및 과도적 결함에 발생하는 간헐적 고장(심지어)과 대조적으로 결함 효과가 영구적인 것으로 가정되기 때문에 영구적 고장 모델이라고도 한다. 주변 신호 라인 단일 고착 고장 모델은 구조 게이트 레벨 회로 모델에 기초하여 정의되기 때문에 구조적이다.

고장 범위가 100%인 패턴 집합은 회로에서 고착된 고장을 모두 감지하는 테스트로 구성된다. 다른 많은 종류의 결함(예: 브리징 결함, 개방 결함, 지연 결함)이 발생하는 경우가 많으므로 100% 고착 고장 적용이 반드시 높은 품질을 보장하지는 않는다.

트랜지스터 고장

이 모델은 CMOS 로직 게이트의 결함을 설명하기 위해 사용된다. 트랜지스터 레벨에서는 트랜지스터가 짧게 고착되거나 개방 상태로 고착될 수 있다. 고착된 단락에서 트랜지스터는 항상 (또는 고정된 상태로) 작동하며, 고정 개방은 트랜지스터가 전류를 전도하지 않을 때(또는 정지된 상태로) 작동한다. Stick-short는 VDD와 VSS 사이에서 단락을 발생시킨다.

브리징 결함

주요 기사: 브리징 결함

두 신호 라인 사이의 단락을 브리징 결함이라고 한다. VDD 또는 VSS에 브리징하는 것은 결함 모델에 고착되는 것과 동일하다. 전통적으로 브리지 이후의 두 신호는 두 신호의 논리 AND 또는 OR로 모델링되었다. 한 운전자가 브리징 상황에서 다른 운전자를 지배하는 경우, 지배적 운전자는 다른 운전자에게 논리를 강요하며, 이 경우 지배적 브리징 결함을 사용한다. CMOS VLSI 장치의 현실을 더 잘 반영하기 위해, 지배적 AND 또는 지배적 또는 브리징 결함 모델이 사용된다. 후자의 경우, 지배적인 드라이버는 그 가치를 유지하는 반면, 다른 하나는 자신과 지배적인 드라이버의 AND 또는 OR 값을 얻는다.

장애 열기

지연 결함

지연 결함은 다음과 같이 분류할 수 있다.

  • 게이트 지연 고장
  • 전환 결함
  • 유지 시간 결함
  • 느림/작은 지연 고장
  • 경로 지연 결함: 이 결함은 단일 경로를 따라 모든 게이트 전파 지연의 합계로 인해 발생한다. 이 결함은 하나 이상의 경로의 지연이 클럭 기간을 초과함을 보여준다. 지연 고장을 찾는 데 있어 한 가지 중요한 문제는 테스트 대상 회로의 가능한 경로 수(CUT)인데, 최악의 경우 회로의 라인 수 n개에 따라 기하급수적으로 증가할 수 있다.

결합형 ATPG

결합형 ATPG 방법은 전체 회로의 작동과 관계 없이 논리 회로의 개별 노드(또는 플립플롭스)를 테스트할 수 있다. 테스트 중에 소위 스캔 모드가 활성화되어 모든 플립플롭(FF)을 단순화된 방식으로 연결하도록 하여 정상 작동 중에 의도한 대로 상호 연결을 효과적으로 우회한다. 이를 통해 비교적 간단한 벡터 매트릭스를 사용하여 FF를 구성하는 모든 FF를 신속하게 테스트할 수 있을 뿐 아니라 특정 FF에 대한 고장을 추적할 수 있다.

순차 ATPG

순차 회로 ATPG는 가능한 모든 테스트 벡터 시퀀스의 공간을 통해 특정 고장을 감지하기 위해 테스트 벡터의 시퀀스를 검색한다. 더 짧은 시퀀스를 찾거나, 더 빠른 시퀀스를 찾기 위해 다양한 검색 전략과 휴리스틱스가 고안되었다. 그러나 보고된 결과에 따르면 모든 응용 프로그램 또는 회로에서 단일 전략 또는 경험적 접근법이 다른 것을 능가하지는 않는다. 이러한 관측은 시험 발전기가 포괄적인 경험적 접근법을 포함해야 함을 의미한다.

단순한 고착 고장이라도 순차적 회로에서 감지하기 위해 일련의 벡터가 필요하다. 또한 메모리 소자가 존재하기 때문에 순차 회로 내 내부 신호의 제어 가능성과 관측 가능성은 일반적으로 결합 논리 회로 내 신호보다 훨씬 더 어렵다. 이러한 요인들은 순차적 ATPG의 복잡성을 개별 노드에 대한 단순한 액세스를 허용하기 위해 스캔 체인(즉, 전환 가능, 테스트 전용 신호 체인)이 추가된 결합 ATPG보다 훨씬 더 높게 만든다.

순차 ATPG의 높은 복잡성 때문에, 시험성 설계(Design For Testability, DFT) 체계가 통합되지 않은 대형 고순차 회로의 경우 여전히 어려운 과제로 남아 있다. 그러나 이러한 테스트 생성기는 부분 스캔과 같은 오버헤드가 낮은 DFT 기법과 결합되어 대형 설계 테스트에서 어느 정도 성공을 거두었다. 영역이나 성능 오버헤드에 민감한 설계의 경우, 순차 회로 ATPG와 부분 스캔을 사용하는 솔루션은 결합 회로 ATPG를 기반으로 하는 인기 풀스캔 솔루션 대신 매력적인 대안을 제공한다.

나노미터 기술

역사적으로 ATPG는 게이트 레벨 결함 모델에서 파생된 일련의 결함에 초점을 맞추었다. 디자인 트렌드가 나노미터 기술 쪽으로 이동하면서 새로운 제조 테스트 문제가 대두되고 있다. 설계 검증 중에 엔지니어는 더 이상 신뢰성과 성능에 대한 크로스스토크 및 전원 공급 소음이 미치는 영향을 무시할 수 없다. 현재의 고장 모델링과 벡터 생성 기법은 테스트 생성 중 타이밍 정보를 고려하고 대형 설계에 확장 가능하며 극단적인 설계 조건을 포착할 수 있는 새로운 모델과 기법에 자리를 내주고 있다. 나노미터 기술의 경우, 현재 많은 설계 검증 문제가 제조 시험 문제가 되고 있기 때문에 새로운 결함 모델링과 ATPG 기술이 필요할 것이다.

알고리즘 방법

고장 범위가 높은 초대형 집적 회로를 테스트하는 것은 복잡성 때문에 어려운 작업이다. 따라서, 조합 회로와 순차 회로를 다루기 위해 많은 다양한 ATPG 방법이 개발되었다.

  • 부울 차이와 문자 그대로의 명제와 같은 초기 테스트 생성 알고리즘은 컴퓨터에서 실행하기에는 실용적이지 않았다.
  • D 알고리즘은 메모리 요건 측면에서 최초의 실제 테스트 생성 알고리즘이었다. D 알고리즘[Roth 1966에 의해 제안됨]은 대부분의 ATPG 알고리즘에서 계속 사용되는 D 표기법을 도입했다. D 알고리즘은 D(SA0의 경우) 또는 D(SA1의 경우)로 표시된 고착된 고장 값을 1차 출력으로 전파하려고 시도한다.
  • PODEM(경로 지향적 의사결정)은 D 알고리즘에 비해 개선된 것이다. PODEM은 1981년 Prabhu Goel에 의해 만들어졌는데, 설계 혁신으로 D 알고리즘이 실현할 수 없는 회로가 생기면서 D 알고리즘의 단점이 명백해졌다.
  • FAN 알고리즘(Fan-Out Oriented)은 PODEM에 비해 개선된 것이다. ATPG 검색 공간을 제한해 연산 시간을 줄이고 역추적을 가속화한다.
  • 부울 만족도에 기초한 방법은 때때로 시험 벡터를 생성하기 위해 사용된다.
  • 유사성 검사 생성은 가장 간단한 검사 생성 방법이다. 가성수 생성기를 사용하여 테스트 벡터를 생성하며, 논리 시뮬레이션에 의존하여 양호한 기계 결과를 계산하고, 고장 시뮬레이션에 의존하여 생성된 벡터의 고장 범위를 계산한다.
  • WASP(Wavelet Automatic Spectrum Pattern Generator)는 순차 ATPG에 대한 스펙트럼 알고리즘보다 개선된 것이다. 웨이브렛 휴리스틱스를 사용해 공간을 검색해 연산 시간을 줄이고 콤팩터를 가속한다. 레이크 소프트웨어의 수레쉬 쿠마르 데바나단과 러트거스 대학의 마이클 부쉬넬이 이 책을 내놓았다. 수레쉬 쿠마르 데바나단은 러트거스에서 그의 논문의 일부로 WASP를 발명했다.[citation needed]

관련 회의

ATPG는 1년 내내 여러 컨퍼런스에서 다뤄지는 주제다. 주요 미국 컨퍼런스는 국제 테스트 컨퍼런스와 VLSI 테스트 심포지엄이며, 유럽에서는 DATE와 ETS가 주제를 다룬다.

참고 항목

참조

  • 라바그노, 마틴 및 쉐퍼의 통합 회로 핸드북 전자 설계 자동화 ISBN0-8493-3096-3 위 요약본을 도출한 해당 분야의 설문조사를 허락을 받아 작성했다.
  • Microelectronics Failure Analysis. Materials Park, Ohio: ASM International. 2004. ISBN 0-87170-804-3.
  1. ^ Crowell, G; Press, R. "Using Scan Based Techniques for Fault Isolation in Logic Devices". Microelectronics Failure Analysis. pp. 132–8.