웨이퍼 스케일 통합

Wafer-scale integration
이 기사는 초대형 집적회로망을 구축하는 시스템에 관한 것이다.STM이 제공하는 EPROM 및 프로그램 가능한 시스템 칩의 공급업체인 WaferScale Integration Inc.(Fremont, Califor.)의 경우 STMicroelectronics § WaferScale Integration Inc.를 참조하십시오.

웨이퍼 스케일 통합(WSI)은 매우 큰 집적회로(일반적으로 "칩"이라고 함) 네트워크를 전체 실리콘 웨이퍼로부터 구축해 하나의 "슈퍼칩"을 생산하는 드물게 사용되는 시스템이다.WSI는 큰 크기와 줄어든 포장재를 결합하여 일부 시스템, 특히 대규모 병렬 슈퍼컴퓨터의 비용을 획기적으로 절감할 수 있을 것으로 기대되었다.이 명칭은 WSI가 개발되고 있던 당시 예술의 상태였던 초대형 통합이라는 용어에서 따온 것이다.null

개요

일반적인 집적회로 제조 공정에서는 실리콘의 큰 원통형 결정(볼레) 한 개를 생산한 다음 웨이퍼라고 알려진 디스크로 자른다.그런 다음 웨이퍼는 제조 공정에 대비하여 세척 및 광택 처리된다.웨이퍼 위에 재료가 침전되어야 하는 표면과 그렇지 않은 표면을 패턴화하는 데 사진 공정이 사용된다.원하는 재료는 퇴적되고 사진 마스크는 다음 층을 위해 제거된다.이때부터 웨이퍼는 이런 방식으로 반복적으로 가공되어 표면의 회로 층을 이어 붙인다.null

이러한 패턴의 여러 복사본은 웨이퍼 표면을 가로질러 격자 방식으로 웨이퍼에 축적된다.가능한 모든 위치를 패턴화하면 웨이퍼 표면이 그래프 용지처럼 나타나며 그리드 선이 개별 칩을 묘사한다.이러한 각각의 격자 위치는 자동화된 장비에 의해 제조 결함에 대한 테스트를 받는다.결함이 있는 것으로 확인된 위치는 기록되고 페인트 점으로 표시된다(이 공정을 "다이에 입력"이라고 하며 더 현대적인 웨이퍼 제조 기법은 더 이상 결함이 있는 다이(Die)를 식별하기 위해 물리적 표시를 요구하지 않는다).웨이퍼를 톱으로 잘라 개별 칩을 잘라낸다.이러한 결함이 있는 칩은 폐기되거나 재활용되며 작업 중인 칩은 포장에 넣어 포장 과정에서 발생할 수 있는 손상에 대해 다시 테스트한다.null

웨이퍼 표면의 결함과 레이어링/입고 과정에서의 문제는 피할 수 없으며, 일부 개별 칩의 결함을 야기한다.나머지 작업용 칩의 수익은 폐기된 결함 칩을 포함한 웨이퍼의 전체 비용과 처리 비용을 지불해야 한다.따라서 워킹칩 수가 많거나 수율이 높을수록 개별 칩의 원가가 낮아진다.수율을 극대화하기 위해 웨이퍼당 더 많은 수의 작업용 칩을 얻을 수 있도록 칩을 최대한 작게 만들고자 한다.[clarification needed]null

비용 절감

제작 비용의 대부분(일반적으로 30%-50%)[citation needed]은 개별 칩을 테스트하고 포장하는 것과 관련이 있다.추가 비용은 칩을 통합 시스템에 연결하는 것과 관련이 있다(일반적으로 인쇄 회로 기판을 통해).웨이퍼 스케일 통합은 단일 패키지에 더 큰 칩(기본적으로 전체 웨이퍼만큼 큰 칩)을 구축함으로써 성능 향상과 함께 이러한 비용 절감을 도모한다.[citation needed]null

물론 웨이퍼의 결함을 감안할 때 웨이퍼에 인쇄된 하나의 대형 설계는 거의 항상 작동하지 않을 것이기 때문에 이것은 쉽지 않다.웨이퍼를 톱으로 잘라내는 것이 아니라, 웨이퍼의 결함 부위를 로직으로 처리하는 방법을 개발하는 것이 지속적인 목표였다.일반적으로 이 접근방식은 적절한 논리를 사용하여 손상된 부위를 중심으로 서브 회로의 격자무늬와 "리뷰"를 사용한다.결과 웨이퍼에 작동 서브 회로가 충분히 있으면 고장에도 불구하고 사용할 수 있다.null

과제들

칩 제조에서 대부분의 수율 손실은 트랜지스터 층이나 고밀도 하부 금속 층의 결함에 기인한다.또 다른 접근 방식인 Si-IF(실리콘 상호연결 원단)는 웨이퍼에 둘 다 없다.Si-IF는 칩의 시스템 상층부와 거의 동일한 밀도의 비교적 저밀도 금속층만을 웨이퍼에 배치하고, 꽉 채워진 소형 베어 칩 사이의 상호 연결에만 웨이퍼를 사용한다.[1]null

생산 시도

3부작 시스템의 초기 WSI 시도

1970년대와 1980년대에 많은 기업들이 WSI 생산 시스템 개발을 시도했지만 모두 실패했다.텍사스인스트루먼트와 ITT 코퍼레이션 모두 복잡한 파이프라인 마이크로프로세서를 개발하고 그들이 설 자리를 잃고 있는 시장에 재진입하기 위한 방법이라고 보았으나, 어떤 제품도 출시하지 않았다.null

진 암달은 또한 슈퍼컴퓨터를 만드는 방법으로 WSI를 개발하려고 시도했고, 1980년에[2][3][4] 트릴로지 시스템을 시작하고 (다른 사람들과 함께) 약 2억 3천만 달러의 자금을 제공한 Groofe Bull, Sperry Land, Digital Equipment Corporation으로부터 투자를 받았다.그 디자인은 바닥에 1200개의 핀이 있는 2.5인치 사각형 칩을 요구했다.null

그 노력은 공장 건설이 지연되고 나중에 클린룸 인테리어를 망치는 홍수를 포함한 일련의 재난으로 인해 어려움을 겪었다.에 대해 열심히 공부한 후.암달은 결국 이 아이디어가 100년 동안 일어나지 않을 99.99%의 수익률로만 먹힐 것이라고 선언했다.그는 1985년 VAX 호환 컴퓨터 제조업체인 엘시(Elxsi)를 인수하기 위해 트릴로지의 남은 종자 자본을 사용했다.3부작의 노력은 결국 끝이 났고 엘크시가 되었다.[5]

1989년 아나마트릭은 아이보르 캐트의 기술을 바탕으로 웨이퍼 스택 메모리를 개발했지만,[6] 1992년 실리콘 웨이퍼의 대량 공급을 보장하지 못하고 접었다.null

세레브라스 시스템스 프로세서

2019년 8월 19일, 미국의 컴퓨터 시스템 회사인 Cerebras Systems는 딥러닝 가속화를 위한 WSI의 발전 과정을 발표했다.세레브라의 웨이퍼 스케일 엔진(WSE1) 칩은 46,225mm2(215mm × 215mm)로 가장 큰 GPU 다이보다 약 56배 크다.TSMC가 16nm 공정을 이용해 제조한다.WSE1은 1조 2000억 트랜지스터, 40만 개의 AI 코어, 18GB의 온칩 SRAM, 100Pbit/s 온웨이퍼 패브릭 대역폭, 1.2Pbit/s I/O 오프웨이퍼 대역폭을 갖추고 있다.가격과 시계율은 공개되지 않았다.[7]2020년에는 CS-1이라고 불리는 이 회사의 제품이 컴퓨터 유체 역학 시뮬레이션에서 시험되었다.NETL의 Joule Supercomputer에 비해 CS-1은 훨씬 적은 전력을 사용하면서도 200배 더 빨랐다.[8]null

2021년 4월, 세레브라는 WSE2를 발표했는데, 트랜지스터 수는 두 배, 수율은 100%라고 주장했다.[9]null

참고 항목

참조

  1. ^ 푸넷 굽타와 수브라마니안 S.아이어. "잘 가, 마더보드. 안녕, 실리콘-인터커넥트 원단" 2019.
  2. ^ 3부작의 역사에 관한 포춘지 기사, 1986-09-01
  3. ^ 문제가 있는 3부작품이 꿈을 이룰 수 있을까? / 에릭 N. 버그, 뉴욕 타임즈, 1984년 7월 8일
  4. ^ PCMag 백과사전 3부 정의
  5. ^ Ivor Catt: Electronics WORLD, 2003년 6월
  6. ^ "Anamartic Wafer Stack". Computing History. Retrieved 27 September 2020.
  7. ^ Cutress, Dr Ian. "Hot Chips 31 Live Blogs: Cerebras' 1.2 Trillion Transistor Deep Learning Processor". www.anandtech.com. Retrieved 2019-08-29.
  8. ^ "Cerebras' wafer-size chip is 10,000 times faster than a GPU". VentureBeat. 2020-11-17. Retrieved 2020-11-26.
  9. ^ Cutress, Dr Ian. "Cerebras Unveils Wafer Scale Engine Two (WSE2): 2.6 Trillion Transistors, 100% Yield". www.anandtech.com. Retrieved 2021-07-26.

외부 링크