5 nm 프로세스

반도체 장치 조작
MOSFET 스케일링 (프로세스 노드)
010 µm – 1971 006 µm – 1974 003 µm – 1977 1.5 µm – 1981 001 µm – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020
미래. 003 nm ~2023년 002 nm ~2024년
반노드 밀도 CMOS 디바이스(멀티게이트) 무어의 법칙 트랜지스터 카운트 반도체 산업 나노일렉트로닉스
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반도체 제조에서, 국제 소자 및 시스템 로드맵은 5nm 공정을 7nm 노드에 이은 MOSFET 기술 노드로 정의합니다.2020년에는 삼성과 TSMC가 애플, 마벨, 화웨이, ^[1][2]퀄컴 등 기업용으로 제조된 5nm 칩의 양산에 들어갔다.

"5나노미터"라는 용어는 트랜지스터의 실제 물리적 특징(게이트 길이, 금속 피치 또는 게이트 피치 등)과는 관련이 없습니다.이는 칩 제조 업계에서 트랜지스터 밀도 증가(즉, 소형화 수준 높음), 속도 증가 및 전력 ^[3][4]소비 감소 측면에서 개선된 새로운 세대의 실리콘 반도체 칩을 지칭하는 상용 또는 마케팅 용어입니다.

역사

배경

7nm 및 5nm 트랜지스터의 게이트 산화층을 통한 양자 터널링 효과는 기존 반도체 ^[5]공정으로는 관리가 점점 어려워졌다.7nm 이하의 단일 트랜지스터 소자는 2000년대 초에 연구자들에 의해 처음 입증되었다.2002년에는 브루스 도리스, 오메르 도쿠마시, 메이케이 이옹, 안다 모쿠타 등 IBM 연구팀이 6나노미터 실리콘 온 인슐레이터(^[6][7]SOI) MOSFET를 제작했다.

2003년, 와카바야시 히토시씨와 야마가미 시게하루씨가 이끄는 NEC의 일본 연구팀이 최초의 5 nm ^[8][9]MOSFET를 제조했다.

2015년 IMEC와 Cadence는 5nm 테스트 칩을 제작했습니다.제조된 테스트칩은 완전히 기능하는 디바이스는 아니지만 상호접속층의 ^[10][11]패턴화를 평가하기 위한 것입니다.

2015년에 인텔은 5nm ^[12]노드의 가로형 나노와이어(또는 게이트 만능) FET 개념을 설명했습니다.

2017년 IBM은 일반적인 FinFET 설계에서 벗어난 GAFET(Gate All-Aund Configuration)에 실리콘 나노시트를 사용하여 5nm 실리콘 ^[13]칩을 개발했다고 발표했습니다.사용되는 GAFET 트랜지스터는 3개의 나노시트가 겹쳐져 있으며, FinFET는 일반적으로 전기적으로 단일 유닛인 여러 개의 물리적 핀을 나란히 가지고 있으며, 모두 동일한 게이트로 덮여 있습니다.IBM의 칩은 50mm로² 측정되었으며 mm당² 6억 개의 트랜지스터를 가지고 있으며, 총 300억 개의 ^[14][15]트랜지스터를 가지고 있습니다.

상용화

삼성전자는 2019년 4월 5nm 공정(5LPE) 툴을 2018년 ^[16]4분기부터 고객에게 제공하고 있다고 밝혔다.2019년 4월, TSMC는 자사의 5nm 공정(CLN5FF, N5)이 리스크 생산을 시작하였으며, 잠재 고객에게 풀 칩 설계 사양을 제공한다고 발표했습니다.N6 및 N7++^[17]에서는 5, 4개의 레이어만 사용하는 데 비해 N5 프로세스에서는 최대 14개의 레이어에서 EUVL을 사용할 수 있습니다.예상되는 최소 28 nm 금속 피치의 경우 SALELE이 제안된 최상의 패턴 형성 방법입니다.^[18]

삼성은 5nm 공정에서 금속 및 ^[19]층을 통해 확률적(랜덤) 결함이 발생함에 따라 자동 점검 및 고정 방식으로 공정 결함 완화를 시작했습니다.

TSMC는 2019년 10월 애플용 ^[20]5nm A14 프로세서를 샘플링하기 시작했다.

2019년 12월, TSMC는 다이 크기가 17.^[21]92mm인² 5nm 테스트 칩에 대해 웨이퍼당 최대 수율이 90%를 넘는 평균 수율을 발표했습니다.2020년 중반에 TSMC는 (N5) 5nm 공정이 7nm N7 공정에 비해 1.8배의 밀도를 제공하며, 15%의 속도 향상 또는 30%의 전력 소비량을 제공한다고 주장했습니다. 또한 향상된 하위 버전(N5P 또는 N4)은 +5%의 속도 또는 -10%의 전력으로 ^[22]N5를 개선한다고 주장했습니다.

2020년 10월 13일, 애플은 A14를 사용하는 새로운 아이폰 12 라인업을 발표했으며, TSMC의 5nm 노드에 최초로 상용화된 HiSilicon Kirin 9000을 사용하는 Huawei Mate 40 라인업을 발표했다.이후 2020년 11월 10일, 애플은 또 다른 5nm 칩인 애플 M1을 사용하는 3개의 새로운 맥 모델도 공개했다.Semianalysis에 따르면 ^[23]A14 프로세서는 1mm당² 1억3400만개의 트랜지스터 밀도를 가진다.

2021년 10월 TSMC는 5nm 프로세스 패밀리의 새로운 멤버인 N4P를 발표했습니다. N5에 비해 노드는 11% 더 높은 성능(N4 대비 6% 더 높음), 22% 더 높은 전력 효율성, 6% 더 높은 트랜지스터 밀도 및 더 낮은 마스크 수를 제공합니다.TSMC는 2022년 ^[24][25]하반기까지 첫 테이프아웃을 예상하고 있다.

2021년 12월 TSMC는 HPC 애플리케이션용으로 설계된 5nm 프로세스 제품군의 새로운 멤버인 N4X를 발표했습니다.이 공정은 최적화된 트랜지스터 설계와 구조, 대상 금속층 및 고밀도 MiM 캐패시터의 저항과 캐패시턴스 감소를 특징으로 합니다.이 프로세스는 1.2V에서 N5 대비 최대 15%(또는 N4P 대비 최대 4%), 1.2V를 초과하는 공급 전압을 제공합니다. TSMC는 2023년 상반기까지 ^[26][27][28]N4X가 리스크 생산에 들어갈 것으로 예상하고 있습니다.

2022년 6월 인텔은 인텔4 프로세스에 대한 자세한 내용을 발표했습니다.EUV를 사용하는 첫 공정, 인텔7에 비해 2배 높은 트랜지스터 밀도, 코발트 클래드 구리 사용, 인텔7에 비해 뛰어난 5층 인터커넥트, ISO 전력으로 21.5%, ISO 주파수로 0.65V로 40% 낮은 전력 등입니다.인텔의 첫 제품은 Meteor Lake로, 2022년 2분기에 가동되어 ^[29]2023년에 출하 예정입니다.

5 nm 프로세스 노드

	2017년 IRD 로드맵[30]		삼성[31][32][33][34]		TSMC[31]					인텔(R)[35][29]
공정명	7 nm	5 nm	5LPE	4LPE	N5	N5P	N4	N4P	N4X[26][27][28]	4
트랜지스터 밀도(MTR/mm2)	불명	불명	133.56–134.9	137–145.7	185.46		196.6[31][36]		불명	160
SRAM 비트셀 크기(μm2)	0.027[37]	0.020[37]	0.026	0.026	0.021		불명	불명	불명	불명
트랜지스터 게이트 피치(nm)	48	42	57	57	48		불명	불명	불명	50
상호접속 피치(nm)	28	24	36	32	스물여덟[38] 살		불명	불명	불명	30
릴리스 상태	2019	2021	2018년 리스크 생성[16]	2020년 리스크 생성	2019년 리스크 생성[17]	2020년 리스크 생성	2021년 리스크 생성	2022년 리스크 생성	H1 2023년까지 리스크 생성	2022년 리스크 생성[39] 2023년 생산

트랜지스터 게이트 피치는 CPP(접촉 폴리 피치)라고도 하며 상호 연결 피치는 MMP(최소 금속 ^[40][41]피치)라고도 합니다.

5 nm 초과

3nm(3나노미터)는 5nm 이후의 다음 노드를 가리키는 일반적인 용어입니다.TSMC는 2021년^[update] 3nm 노드를 2022년에 상용화할 계획이며, 삼성과 인텔은 ^{[35][42][43][44]}2023년에 상용화할 계획이다.

3.5nm은 ^[45]5nm를 초과하는 첫 번째 노드의 이름으로도 지정되었습니다.

레퍼런스

외부 링크

• 5 nm 리소그래피 프로세스

선행 7 nm(FinFET)

MOSFET 반도체 디바이스 제조법

에 의해 성공자 3 nm(FinFET/GAFET)