10 nm 프로세스

이 문서는 전자제품 또는 테크놀로지 전문가의 주의가 필요합니다.구체적인 문제는 TSMC와 삼성의 마케팅 용어가 사용됨에 따라 10nm/7nm 조항이 국제 반도체 기술 로드맵의 정의에 어긋난다는 것입니다. 즉, 7 nm Samsung/TSMC는 10 nm Intel에 해당합니다. 따라서 실제 측정값이 아닌 마케팅 자료로 인해 10 nm Intel 및 7 nm Samsung/TSMC를 서로 다른 기사에서 취급하는 것은 잘못된 것으로 보입니다(특히 페이지가 ITRS 로드맵을 참조하고 있는 경우).자세한 내용은 토크 페이지를 참조하십시오. WikiProject Electronics 또는 WikiProject Technology는 전문가 채용을 지원할 수 있습니다. (2019년 4월)

반도체 장치 조작
MOSFET 스케일링 (프로세스 노드)
010 µm – 1971 006 µm – 1974 003 µm – 1977 1.5 µm – 1981 001 µm – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020
미래. 003 nm ~2023년 002 nm ~2024년
반노드 밀도 CMOS 디바이스(멀티게이트) 무어의 법칙 트랜지스터 카운트 반도체 산업 나노일렉트로닉스
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반도체 제조에서, 국제 반도체 기술 로드맵(ITRS)은 10 nm 공정을 14 nm 노드에 이은 MOSFET 기술 노드로 정의합니다."10nm 등급"은 10~20nm 사이의 프로세스 기술을 사용하여 만든 칩을 의미합니다.

모든 생산 공정 '10nm'는 평면 실리콘 CMOS 기술의 비평면 진화형 멀티게이트 MOSFET 기술인 핀전계효과트랜지스터(FinFET) 기술을 기반으로 한다.삼성은 2013년 멀티레벨셀(MLC) 플래시 메모리 칩용 10nm급 칩을 처음 생산했고, 이어 2016년 10nm 공정으로 SoC를 생산했다.TSMC는 2016년부터 10nm 칩의 상용 생산을 시작했으며, 이후 인텔은 2018년부터 10nm 칩의 생산을 시작했다.

그러나 2009년 이후 "노드"는 게이트 길이, 금속 피치 또는 게이트 ^[2][3][4]피치에 관계 없이 새로운 세대의 프로세스 기술을 나타내는 마케팅 목적으로^[1] 상용화되었습니다.예를 들어 GlobalFoundries의 7nm 공정은 인텔의 10nm 공정과 비슷하기 때문에 프로세스 노드의 기존 개념은 ^[5]모호해졌습니다.TSMC와 삼성의 10nm 공정은 트랜지스터 밀도에서 인텔의 14nm와 10nm 공정 사이입니다.트랜지스터 밀도가 트랜지스터 크기보다 더 중요한 이유는 트랜지스터가 작다고 해서 성능이 향상되거나 트랜지스터 수가 증가할 필요는 없기 때문입니다.

배경

1962년 이집트계 미국인 엔지니어 모하메드 아탈라와 한국계 미국인 엔지니어 다원 칸(1959년 ^[6]MOSFET의 원조 발명자)은 두 개의 반도체 층 사이에 나노미터 두께의 금속 층을 가지고 있으며, 금속이 기단을 형성하고 반도체가 이미터와 컬렉터를 형성하는 소자를 시연했다.그들은 단결정 반도체 기판(콜렉터) 위에 금속층(기판)을 퇴적시켰는데, 이미터는 금속층(점 접점)에 압착된 상단 또는 뭉툭한 모서리가 있는 결정성 반도체 조각이었다.얇은 금속 나노층 베이스의 낮은 저항과 짧은 전송 시간으로, 이 소자는 양극성 트랜지스터에 비해 높은 작동 주파수를 가질 수 있었습니다.Atalla와 Kahng에 의해 시연된 장치는 n형 게르마늄(n-Ge)에 10nm 두께의 금(Au) 박막을 퇴적시켰으며, 점 접점은 n형 실리콘(n-Si)^[7]이었다.

1987년 이란계 미국인 엔지니어 비잔 다바리는 IBM 연구팀을 이끌고 텅스텐 게이트 기술을 이용해 ^[8]10nm 게이트 산화물 두께의 MOSFET를 최초로 시연했습니다.

2002년 UC버클리 대학의 Shibly Ahmed, Scott Bell, Cyrus Tabery, Jeffrey Bokor, David Kyser, Chenming Hu(대만 반도체 제조 회사), Tsu-Jae King Liu 등 국제 연구팀이 10nm 길이의 ^[9][10]핀펫을 시연했다.

ITRS의 이 테크놀로지 노드의 원래 이름은 "11 nm"였습니다.2007년판 로드맵에 따르면 2022년까지 DRAM의 하프피치(즉 어레이 내의 동일한 피쳐 간 거리의 절반)는 11nm가 되어야 합니다.

2008년 당시 인텔 최고기술책임자(CTO)였던 Pat Gelsinger는 인텔이 10nm ^[11][12]노드를 향한 '명확한 길'을 발견했다고 말했습니다.

2011년에 삼성은 다음 해에 ^[13]10nm 공정을 도입할 계획을 발표했다.삼성은 2012년 10nm ^[14]공정으로 생산된 eMMC 플래시 메모리 칩을 발표했다.

실제로 2018년 일반적으로 알려진 10nm는 삼성의 대량 생산에만 해당된다.GlobalFoundries는 10nm를 건너뛰었고 Intel은 수율 문제로 인해 아직 대량 10nm 생산을 시작하지 않았으며 TSMC는 10nm를 2017-2018년 동안 주로 Apple용 프로세서 전용으로 ^[15]간주하여 2018년에는 7nm로 넘어갔습니다.

주조 공장에서 판매하는 10nm와 DRAM 회사에서 판매하는 10nm의 차이도 있습니다.

테크놀로지 생산 이력

2013년 4월, 삼성은 10nm급 공정을 사용하여 멀티 레벨 셀(MLC) 플래시 메모리 칩의 양산을 시작했다고 발표했는데, Tom's Hardware에 따르면 삼성은 "10-nm에서 20-nm 사이의 프로세스 기술 노드"^[16]라고 정의했습니다.삼성전자는 2016년 10월 17일 10nm의 ^[17]SoC 칩 양산을 발표했다.이 기술의 주요 과제는 금속 층에 ^[18][19]대한 트리플 패턴 제작이었습니다.

TSMC는 2016년 초 10nm 칩의 상용 생산을 시작한 후 2017년 ^[20]초 양산으로 넘어갔다.

2017년 4월 21일 삼성은 자사의 10nm ^[21]프로세서를 사용하는 갤럭시S8 스마트폰을 출하하기 시작했다.2017년 6월 12일, 애플은 10nm FinFET ^[22]공정을 사용하여 TSMC에서 생산한 Apple A10X 칩을 탑재한 2세대 iPad Pro 태블릿을 출시했다.

2017년 9월 12일, 애플은 TSMC가 10nm 핀펫 공정을 사용하여 제조한 칩 기반의 64비트 ARM 기반 시스템인 애플 A11을 발표했다. 이 시스템은 87.66mm² 다이에 43억 개의 트랜지스터를 포함하고 있다.

2018년 4월 인텔은 10nm 메인스트림 CPU의 대량 생산을 ^[23]2019년까지 연기한다고 발표했습니다.7월에는 정확한 시기가 휴가철로 ^[24]더욱 확정되었다.하지만 그 사이 그들은 비록 중국 시장에 독점적이고 칩의 많은 부분이 ^[25]비활성화된 저전력 10 nm 모바일 칩을 출시했다.

2018년 6월 VLSI 2018에서 삼성은 11LPP와 8LPP 공정을 ^[26][27]발표하였으며, 11LPP는 삼성 14nm와 10nm 기술을 기반으로 한 하이브리드이며, 11LPP는 14LPP와 같은 20nm BEOL이 아닌 10nm BEOL을 기반으로 합니다.

Nvidia는 2020년 9월에 GeForce 30 시리즈 GPU를 출시했습니다.그것들은 삼성 8N이라고 불리는 삼성의 8nm 공정의 커스텀 버전으로 만들어졌으며,^[28][29] 트랜지스터 밀도는 mm당² 4456만 개이다.

10 nm 프로세스 노드

주조 공장

	ITRS 논리 디바이스 기본 규칙 (2015)		삼성			TSMC	인텔(R)
공정명	16/14 nm	11/10 nm	10LPE/10LPP (10 nm)	11LPP (11 nm)	8LPP (8 nm)	10FF (10 nm)	10 nm SF (10 nm)[a][b]
트랜지스터 밀도(MTR/mm2)	불명	불명	51.82[27]	54.38[27]	61.18[27]	52.51[31]	100.76[32][c]
트랜지스터 게이트 피치(nm)	70	48	68	78	64	66	54
상호접속 피치(nm)	56	36	51	?	?	44	36
트랜지스터 핀 피치(nm)	42	36	42	?	42	36	34
트랜지스터 핀 높이(nm)	42	42	49	?	?	42	53
생산년도	2015	2017	2017년[27]	2018	2018	2016년[d] 2017년[e]	2018년(캐논호)[34]

트랜지스터 게이트 피치는 CPP(접촉 폴리 피치)라고도 하며 상호 연결 피치는 MMP(최소 금속 피치)라고도 합니다.삼성은 10nm 공정에서 64nm 트랜지스터 게이트 피치와 48nm 인터커넥트 피치를 사용한다고 보고했습니다.TSMC는 10nm 공정에서 64nm 트랜지스터 게이트 피치와 42nm 인터커넥트 피치가 있다고 보고했습니다.Tech Insights의 추가 조사 결과 이러한 값은 거짓임이 밝혀졌으며 이에 따라 업데이트되었습니다.또한 SEMIC Taiwan 2017에서 MSSCORPS CO에 의해 삼성의 ^{[35][36][37][38][39]}10nm 공정의 트랜지스터 핀 높이가 업데이트되었습니다.GlobalFoundries는 수명이 ^[40]짧다고 생각했기 때문에 10nm 노드를 개발하지 않기로 결정했습니다.삼성의 8nm 공정은 DUV 리소그래피를 ^[41]독점적으로 사용하는 마지막 공정이다.

DRAM "10 nm 클래스"

DRAM 업계에서는 "10 nm-class"라는 용어가 자주 사용되며, 이 치수는 일반적으로 활성 ^{[citation needed]}영역의 하프 피치를 나타냅니다."10 nm" 주조 공장 구조는 일반적으로 훨씬 ^{[citation needed]}더 큽니다.

일반적으로 10nm 클래스는 기능 크기가 10~19nm인 DRAM을 가리키며, 2016년경에 처음 도입되었습니다.2020년이 10nm 클래스 D램의 3대:1xnm(19-17 nm, Gen1);1y nm(16-14 nm, Gen2);그리고 1z nm(13-11 nm, Gen3) 있다.[42]3세대"1z"D램 먼저 삼성에서는 극자 외 리소그래피를 사용하지 않고 ArF은 리소그래피를 사용하여 생산되는 언급되었다;[43][44]이후 생산 극자 외 반도체 인쇄 기술을 활용하게 됬니 c.2019 소개되었다.를 클릭합니다.^[45]

1z를 넘어서 삼성은 차기 노드(4세대 10nm급) D램을 "D1a"(2021년)로 명명하고, 마이크론은 "D1α"와 "D1β"^[46]로 이어지는 "노드"를 지칭한다.마이크론은 2021년 ^[47]초 1α급 D램 대량 출하를 발표했다.

레퍼런스

선행 14 nm

모스펫 제조 공정

에 의해 성공자 7 nm