레이아웃과 개략도

Layout Versus Schematic

LVS(Layout Vers Schematic)는 전자설계자동화(EDA) 검증 소프트웨어의 클래스로 특정 집적회로의 레이아웃이 설계의 원래 개략도 또는 회로도에 대응하는지 여부를 판단합니다.

배경

Design Rule Check(DRC; 설계 규칙 체크)를 성공시키면 레이아웃이 무장애 제조에 설계 또는 필요한 규칙에 준거합니다.단, 이것이 실제로 제조하고 싶은 회선을 나타내는지는 보증되지 않습니다.여기서 LVS 체크를 사용합니다.

그러한 프로그램의 필요성은 IC의 역사에서 비교적 일찍 인식되었으며,[1] 이 비교를 수행하기 위한 프로그램은 1975년에 작성되었다.이러한 초기 프로그램들은 주로 그래프 동형성 수준에서 작동하여 도식과 레이아웃이 실제로 동일한지 여부를 확인하였다.디지털 로직의 등장으로, 정확히 동일한 기능이 여러 가지 다른(및 비동형) 방법으로 구현될 수 있기 때문에, 이것은 너무 제한적이었다.따라서 LVS는 2개의 회로가 동형성을 [2]요구하지 않고 정확히 동일한 기능을 수행하는지 여부를 체크하는 형식적 등가 체크를 통해 강화되었습니다.

확인.

LVS 체크 소프트웨어는 회로의 전기 컴포넌트를 나타내는 레이아웃의 도면 모양과 이들 사이의 연결을 인식합니다.이 넷리스트는, 「LVS」소프트웨어에 의해서, 같은 개략도 또는 회로도의 넷리스트와 비교됩니다.

LVS 체크에는 다음 3가지 단계가 포함됩니다.

  1. 추출:소프트웨어 프로그램은 레이아웃 중에 회로를 나타내기 위해 그려진 모든 레이어가 포함된 데이터베이스 파일을 가져옵니다.그런 다음 데이터베이스를 여러 영역 기반 논리 연산을 통해 실행하여 도면에 표시된 반도체 구성요소를 구성 계층별로 결정합니다.영역 기반 논리 연산은 폴리곤 영역을 입력으로 사용하고 이러한 연산에서 출력 폴리곤 영역을 생성합니다.이러한 조작은, 디바이스 인식층, 이러한 디바이스의 단자, 배선 도체 및 경유 구조, 핀의 위치(계층 접속 포인트라고도 불립니다)를 정의하기 위해서 사용됩니다.디바이스를 형성하는 레이어는 다양한 측정을 수행할 수 있으며 이러한 측정은 이러한 디바이스에 부착할 수 있습니다."좋은" 배선(도체)을 나타내는 층은 보통 금속으로 만들어지며 금속이라고 불립니다.이 층들 사이의 수직 연결은 종종 비아라고 불립니다.
  2. 삭감:축소 중에 소프트웨어는 추출된 컴포넌트를 가능하면 직렬 및 병렬 조합으로 결합하고 레이아웃 데이터베이스의 넷리스트 표현을 생성합니다.마찬가지로 "소스" 개략도 넷리스트에서도 감소가 실행됩니다.
  3. 비교:다음으로 추출된 레이아웃넷 리스트를 회선도로부터 취득한 넷 리스트와 비교합니다.2개의 넷리스트가 일치하면 회선은 LVS 체크를 통과합니다.이 때, 「LVS clean」이라고 한다(수학적으로는 레이아웃과 도식 넷 리스트를 Graph Isomorphism 체크로 비교하고, 등가 여부를 확인한다).

대부분의 경우 레이아웃 엔지니어가 LVS 소프트웨어의 보고서를 검토하고 레이아웃을 변경해야 할 때 LVS를 통과하지 못합니다.LVS 중에 발생하는 일반적인 오류는 다음과 같습니다.

  1. 단락: 연결해서는 안 되는 와이어가 두 개 이상 분리되어 있어야 합니다.
  2. 개방: 접속해야 할 와이어 또는 컴포넌트가 늘어져 있거나 부분적으로만 연결되어 있습니다.이 문제를 해결하려면 , 이것들을 올바르게 접속할 필요가 있습니다.
  3. 컴포넌트 미스매치: 잘못된 유형의 컴포넌트가 사용되었습니다(표준 VT MOS 디바이스가 아닌 낮은 VT MOS 디바이스 등).
  4. 누락된 컴포넌트:레이아웃에서 필요한 컴포넌트가 누락되었습니다.
  5. 파라미터 불일치:netlist의 컴포넌트는 속성을 포함할 수 있습니다.이러한 속성을 원하는 허용오차와 비교하도록 LVS 도구를 구성할 수 있습니다.이 허용 오차를 충족하지 않으면 LVS 실행에 속성 오류가 있는 것으로 간주됩니다.체크된 파라미터는 정확한 일치는 아니지만 lvs 툴의 허용오차가 허용된다면 통과될 수 있습니다. (예: 도식 내 저항=1000(표준) 및 추출된 넷리스트에 저항=997(표준)과 일치하는 저항이 있고 허용오차가 2%로 설정되어 있는 경우 이 디바이스 파라미터는 997이 2% 이내이므로 통과될 수 있습니다.1000(997은 1000의 99.7%로 허용 오차 +-2%의 98~102% 범위 내)

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레퍼런스

  1. ^ Baird, HS; Cho, YE (1975). An artwork design verification system. Proceedings of the 12th Design Automation Conference. IEEE Press. pp. 414–420.
  2. ^ Fabio Somenzi와 Andreas Kuehlmann, 등가 검사, 집적회로를 위한 전자 설계 자동화 핸드북 제4장 (제2권), 라바그노, 마틴, 셰퍼, ISBN 0-8493-3096-3