자체 정렬 게이트

Self-aligned gate

전자공학에서 자체 정렬 게이트는 MOSFET(금속-산화물-반도체 전계효과 트랜지스터)의 내화 게이트 전극 영역을 소스와 배수 영역의 도핑을 위한 마스크로 사용하는 트랜지스터 제조 기능이다. 이 기법은 게이트가 선원과 배수구의 가장자리와 약간 겹치는 것을 보장한다.

MOS 트랜지스터에서 자체 정렬 게이트의 사용은 1970년대에 컴퓨팅 파워의 큰 증가를 이끈 핵심 혁신의 하나이다. 대부분의 현대적 집적회로 공정에서는 여전히 자체 정렬 관문이 사용된다.

소개

표준 MOSFET의 다이어그램

IC건설

집적회로(IC, 또는 "칩")는 "웨이퍼"라고 알려진 실리콘 디스크 표면에 여러 층을 쌓는 다단계 공정으로 생산된다. 각 레이어는 웨이퍼를 포토레시스트로 코팅한 후 이를 자외선에 노출시켜 스텐실 모양의 '마스크'를 통해 비추는 방식으로 구성된다. 그 과정에 따라 빛에 노출된 포토레시스트가 경화되거나 부드러워지고, 어느 경우든 부드러운 부분은 그 후 씻어낸다. 그 결과는 실리콘이 노출된 웨이퍼 표면에서 미세한 패턴으로, 나머지는 남아있는 광자극자 아래에서 보호된다.

그런 다음 웨이퍼는 광자극자에 의해 보호되지 않는 웨이퍼 부분의 재료를 추가하거나 제거하는 다양한 프로세스에 노출된다. 하나의 일반적인 프로세스에서 웨이퍼를 약 1000C까지 가열한 다음 실리콘의 전기적 성질을 변화시키는 도핑 물질을 함유한 가스에 노출시킨다. 이를 통해 실리콘은 도펜트에 따라 전자공여, 전자수용체, 절연체가 될 수 있다. 일반적인 IC 설계에서,[a] 이 프로세스는 IC의 주요 요소를 구성하는 개별 트랜지스터를 생산하는 데 사용된다.

MOSFET 설계(금속-산화물-반도체-전계효과 트랜지스터)에서 트랜지스터의 세 부분이 소스, 배출원 및 게이트(도표 참조)이다. 이것들은 보통 절연되는 물질에 의해 서로 분리된다. 명칭의 "전계효과"는 전압을 게이트에 배치할 때 발생하는 전도도의 변화를 말한다. 이것은 소스와 배수구 사이의 물질이 전도성이 되어 트랜지스터를 "ON"하게 만드는 전기장을 생성한다. 게이트에서 드레인까지 전류가 흐르지 않기 때문에, 게이트(또는 알려진 베이스)가 전류와 일직선상에 있었던 이전의 트랜지스터 유형에 비해 FET의 스위칭 에너지는 매우 작다.

이전 방법론

초기 IC 제작 방법론에서 트랜지스터 사이의 배선은 알루미늄으로 만들어졌다. 알루미늄은 660C에서 녹기 때문에 1000C에서 모든 도핑 단계가 완료된 후 마지막 단계 중 하나로 퇴적해야 했다.

일반적인 경우, 웨이퍼 전체는 특정 전기 품질을 가지기 위해 우선 편향되며, 그림에서 기본 재료는 편향된 양극(p) 또는 "p"이다. 그런 다음 마스크를 사용하여 트랜지스터의 음극 부분이 배치될 영역을 생성한다. 그런 다음 웨이퍼를 약 1000C까지 가열하고 웨이퍼 표면으로 확산되는 가스에 노출시켜 "n" 섹션을 생성한다. 그런 다음 웨이퍼 위에 얇은 단열재 층을 쌓는다. 마지막으로 절연층 위에 문양이 새겨져 있다.

광마스크와 석판화 과정이 완벽하지 않아 원천과 배수구가 서로 완벽하게 평행하지 않다. 더욱이 웨이퍼를 단계별로 이동할 때는 조심스럽게 정렬해야 새 마스크가 이전 단계에 비해 적절한 위치에 있고, 이 정렬은 결코 완벽하지 않다. 게이트가 실제로 기초 선원과 배수관을 덮도록 하려면 게이트 재료가 n 섹션 사이의 간격(일반적으로 3배)보다 넓어야 한다.

그 결과 대문에는 상당한 양의 금속이 들어 있어 콘덴서 역할을 한다. 이 기생 캐패시턴스는 청정 전환을 보장하기 위해 전체 칩을 높은 전력 수준으로 구동해야 한다. 또한, 게이트가 기초 소스와 배수관에 잘못 정렬되어 있다는 것은 올바르게 작동하고 있는 경우에도 칩 대 칩의 변동성이 높다는 것을 의미한다.

자체 정렬

스스로 정렬된 문은 현재 형태에 이르기까지 여러 단계로 발전했다. 중요한 진전은 도핑이 심한 실리콘이 알루미늄을 대체할 만큼 전도성이 있다는 발견이었다. 이것은 다단계 제작 과정의 어느 단계에서든 게이트 레이어가 생성될 수 있다는 것을 의미했다.

자체 정렬 공정에서는 웨이퍼를 먼저 절연층에 가려서 준비하는데, 이전에는 이 공정이 거의 끝나갈 무렵에 이루어졌던 것이다. 그리고 나서 그 대문은 꼭대기에 무늬를 새기고 심하게 도핑된다. 그런 다음 n-섹션의 패턴은 선원의 바깥쪽 가장자리만을 나타내는 마스크를 사용하여, 해당 섹션의 안쪽 가장자리는 게이트에 의해 가려진다. 그 결과, 소스와 "셀프 정렬"을 게이트로 배수한다. 항상 완벽하게 배치되어 있기 때문에, 게이트를 원하는 것보다 더 넓게 만들 필요가 없고, 기생 캐패시턴스가 크게 감소한다. 정렬 시간과 칩 대 칩의 변동성 또한 감소한다.[1]

알루미늄, 몰리브덴, 아모르퍼스실리콘을 사용한 게이트 소재가 다른 초기 실험 후, 반도체 산업은 기생 캐패시턴스 감소에 비해 많은 추가적인 이점을 가진 다결정실리콘으로 만들어진 자체 정렬 게이트(SGT)를 거의 보편적으로 채택했다. SGT의 한 가지 중요한 특징은 실리콘 게이트가 완전히 최고 품질의 열산화물(알려진 최고의 절연체 중 하나) 밑에 묻혀 있어서 기존의 기술이나 다른 재료로 만들어진 자체 정렬 게이트로는 실현 불가능한 새로운 장치 유형을 만드는 것이 가능했다는 것이다. 특히 영상 센서에 사용되는 충전결합장치(CCD)와 부유 실리콘-게이트 구조를 사용하는 비휘발성 메모리 소자가 중요하다. 이 장치들은 솔리드 스테이트 전자제품으로 달성할 수 있는 기능성의 범위를 극적으로 확대했다.

자체적인 관문을 만들기 위해서는 다음과 같은 특정한 혁신이 필요했다.[2]

이러한 혁신에 앞서 금속 관문 장치에서는 자체 정렬 게이트가 시연되었지만, 실제 그 영향은 실리콘 관문 장치였다.

역사

최초의 MOSFET는 1959년 벨 연구소에서 모하메드 아탈라와 다원 카엥에 의해 발명되었다.[3][4] 그들은 채널 재료로 실리콘을 사용했고 자체 정렬되지 않은 알루미늄(Al) 게이트를 사용했다.[5] 알루미늄 게이트 MOS 공정 기술은 MOS 트랜지스터의 선원과 배수 부위의 정의와 도핑으로 시작했으며, 트랜지스터의 박산화 부위를 정의한 게이트 마스크가 그 뒤를 이었다. 추가 처리 단계를 통해 장치 제작을 완료하는 얇은 산화 부위에 알루미늄 게이트가 형성될 수 있었다. 원천과 배수마스크에 관한 관문마스크의 필연적인 오정렬로 인하여, 최악의 경우 오정렬에서도 관문 영역과 원천과 배수 영역 사이에 상당히 큰 중복 영역을 두어, 가연산소 영역이 원천과 배수구를 가릴 수 있도록 해야 했다. 이 요건은 게이트-투-소스 및 게이트-배수 기생 캐패시턴스를 발생시켰으며, 소스 및 드레인 마스크와 관련된 게이트 산화 마스크의 정렬 오류에 따라 웨이퍼에서 웨이퍼로 가변적이었다. 그 결과는 생성된 집적회로 속도의 바람직하지 않은 확산이었고, 기생 캐패시턴스를 최소한으로 줄일 수 있다면 이론적으로 가능한 것보다 훨씬 낮은 속도였다. 성능에 대한 가장 불리한 결과와 겹치는 캐패시턴스는 게이트-트레인 기생 캐패시턴스, Cgd로 잘 알려진 밀러 효과에 의해 트랜지스터의 게이트-소스 캐패시턴스에 해당 트랜지스터가 속한 회로의 이득을 곱한 Cgd로 증가시켰다. 그 충격은 트랜지스터의 스위칭 속도가 상당히 줄어든 것이었다.

1966년 로버트 W. 바워는 게이트 전극을 먼저 정의하면 게이트와 소스, 배수구 사이의 기생 캐패시턴스를 최소화할 수 있을 뿐만 아니라 잘못 정렬된 것에 무감각하게 된다는 것을 깨달았다. 그는 트랜지스터의 선원과 배수 영역을 정의하기 위해 알루미늄 게이트 전극 자체를 마스크로 사용하는 방법을 제안했다. 그러나 알루미늄은 기존의 선원의 도핑과 배수접합에 필요한 고온을 견디지 못했기 때문에 바워는 그의 고용주 휴즈 항공에서 아직 개발 중이며 다른 연구소에서는 아직 구할 수 없는 새로운 도핑 기술인 이온 이식을 사용할 것을 제안했다. 바워의 생각은 개념적으로 건전했지만, 실제로 그것은 효과가 없었다. 왜냐하면 트랜지스터를 적절하게 통과시키고, 이온 삽입에 의해 실리콘 결정 구조에 가해진 방사선 손상을 수리하는 것은 불가능했기 때문이다. 이 두 수술은 알루미늄 게이트에 의해 생존할 수 있는 온도보다 더 많은 온도를 필요로 할 것이기 때문이다. 따라서 그의 발명은 원칙의 증거를 제공했지만, 바워의 방법으로 상업용 집적회로(commercial integrated circuit)를 생산한 적은 없었다. 더 많은 내화성 게이트 재료가 필요했다.

1967년, 존 C. Bell Labs의 Sarace와 협력자들은 알루미늄 게이트를 진공 증식된 아모르퍼스 실리콘으로 만든 전극으로 교체하고 자체 정렬된 게이트 MOS 트랜지스터를 만드는 데 성공했다. 그러나, 기술된 바와 같이, 그 과정은 오직 분리된 트랜지스터의 제작에만 적합하고 통합 회로에 적합하지 않은 원칙의 증거일 뿐이며, 그것의 조사자들에 의해 더 이상 추구되지 않았다.

1968년 MOS 산업은 MOS 집적 회로의 속도를 높이고 전력 소모를 줄이기 위해 높은 임계 전압(HVT)의 알루미늄 게이트 트랜지스터를 주로 사용했으며, 낮은 임계 전압(LVT) MOS 공정을 원했다. 알루미늄 게이트가 있는 저임계 전압 트랜지스터는 [100] 실리콘 방향의 사용을 요구했지만, 이 방향은 기생 MOS 트랜지스터에 대해 너무 낮은 임계 전압을 생성했다(옥사이드 전기장 위로 알루미늄이 두 개의 접합을 연결할 때 생성된 MOS 트랜지스터). 공급 전압 이상으로 기생 임계 전압을 증가시키려면 산화물장 아래 선택된 지역에서 N형 도핑 레벨을 증가시켜야 했으며, 이는 처음에는 이른바 채널 스토퍼 마스크를 사용하고, 나중에는 이온 삽입을 통해 이루어졌다.

페어차일드 실리콘게이트 기술개발

SGT는 상용 MOS 집적회로를 제작하는 데 사용된 첫 번째 공정기술로, 이후 1960년대에 산업계 전체가 널리 채택했다. 1967년 말, 페어차일드 반도체 R&D 연구소에서 근무하며 레스 바다즈에게 보고한 톰 클라인은 고농축 P형 도핑 실리콘과 N형 실리콘의 작업기능 차이가 알루미늄과 동일한 N형 실리콘의 작업기능 차이보다 1.1V 낮다는 것을 깨달았다. 이는 실리콘 게이트가 있는 MOS 트랜지스터의 임계 전압이 동일한 시동 물질에서 제조된 알루미늄 게이트가 있는 MOS 트랜지스터의 임계 전압보다 1.1V 낮을 수 있다는 것을 의미했다. 따라서, [111] 실리콘 방향으로 출발 재료를 사용할 수 있고, 산화장 아래에 채널 스토퍼 마스크 또는 이온 삽입을 사용하지 않고도 적절한 기생 임계 전압과 낮은 임계 전압 트랜지스터를 동시에 달성할 수 있다. 따라서 P형 도핑 실리콘 게이트를 사용하면 높은 임계 전압 프로세스의 동일한 실리콘 방향을 사용하여 자체 정렬 게이트 트랜지스터를 만들 수 있을 뿐만 아니라 낮은 임계값 전압 프로세스도 만들 수 있다.

1968년 2월 페데리코 파긴은 레스바다즈 그룹에 합류하여 저임계 전압, 자체 정렬 게이트 MOS 공정 기술 개발을 담당하게 되었다. 파긴의 첫 번째 임무는 비정형 실리콘 게이트에 대한 정밀 에칭 솔루션 개발이었고, 이후 프로세스 아키텍처와 상세한 처리 단계를 만들어 실리콘 게이트로 MOS IC를 가공했다. 그는 또한 금속을 사용하지 않고, 특히 무작위 논리 회로에 대해 훨씬 더 높은 회로 밀도를 허용하는 기술인, 무정형 실리콘과 실리콘 접합부를 직접 접촉하는 방법인 '부담 접촉'을 발명했다.

파긴은 자신이 설계한 테스트 패턴을 사용하여 공정을 검증하고 특성화한 후 1968년 4월까지 최초로 MOS 실리콘-게이트 트랜지스터와 테스트 구조를 만들었다. 이어 그는 페어차일드 반도체가 다소 엄격한 사양 때문에 어렵게 만든 금속 게이트 생산 IC인 페어차일드 3705와 동일한 기능을 가진 8비트 아날로그 멀티플렉서인 실리콘 게이트를 이용해 첫 집적회로인 페어차일드 3708을 설계했다.

1968년 7월 3708의 가용성은 또한 다음 달 동안 공정을 더욱 개선하기 위한 플랫폼을 제공하였고, 1968년 10월에 최초의 3708 샘플이 고객에게 선적되었고, 1968년 말 이전에 일반 시장에 상용화되었다. 1968년 7월부터 10월까지의 기간 동안, Faggin은 이 과정에 두 가지 중요한 단계를 추가했다.

  • 진공 증발된 아모르퍼스 실리콘을 증기상 증착으로 얻은 다결정 실리콘으로 대체한다. 이 단계는 증발된 무정형 실리콘이 산화물의 표면에서 "계단"을 통과하는 곳에서 깨졌기 때문에 필요하게 되었다.
  • 트랜지스터에 항상 존재하는 불순물을 흡수하기 위해 인 버터를 사용하는 것은 신뢰성 문제를 야기한다. 인 버터를 사용하면 누출 전류를 상당히 줄일 수 있었고 알루미늄 게이트로 MOS 기술을 여전히 괴롭히는 임계 전압 드리프트를 피할 수 있었다(알루미늄 게이트를 장착한 MOS 트랜지스터는 필요한 온도가 높아 인 버터에 적합하지 않았다).

실리콘 게이트와 함께, MOS 트랜지스터의 장기적인 신뢰성은 곧 양극 IC 수준에 도달했고, MOS 기술의 광범위한 채택에 하나의 큰 장애물을 제거했다.

1968년 말까지 실리콘게이트 기술은 인상적인 성과를 거두었다. 3708은 3705와 동일한 생산 공구를 사용하기 쉽도록 3705와 대략 같은 면적을 갖도록 설계되었지만, 상당히 작게 만들 수 있었다. 그럼에도 5배 빠르고, 누설전류가 100배가량 적었으며, 아날로그 스위치를 구성하는 대형 트랜지스터의 ON 저항은 3배 낮다는 3705에 비해 성능이 우수했다.[citation needed]

인텔에서의 상용화

실리콘게이트 기술(SGT)은 인텔이 창립(1968년 7월)과 동시에 채택한 것으로, 몇 년 만에 전 세계 MOS 집적회로 제작의 핵심기술이 되어 오늘날까지 이어지고 있다. 인텔은 부동 실리콘게이트 트랜지스터를 이용해 비휘발성 메모리를 개발한 최초의 기업이기도 했다.

실리콘게이트 기술을 최초로 사용한 메모리 칩은 1968년 제작돼 1969년 시연된 인텔 1101 SRAM(정적 랜덤 액세스 메모리) 칩이다.[6] 최초의 상업용 싱글 칩 마이크로프로세서인 인텔 4004는 파긴이 Marcian Hoff, Stan Mazor, Masatoshi Shima와 함께 그의 실리콘 게이트 MOS IC 기술을 사용하여 개발했다.[7]

SGT에 대한 원본 문서

  • 바워, RW, 딜, RG(1966) "게이트를 소스-배수 마스크로 사용하여 제조된 절연 게이트 필드 효과 트랜지스터" IEEE 국제 전자 장치 회의, 1966
  • Faggin, F, Klein, T, Vadasz, L.: "실리콘 게이트와 함께 절연 게이트 전계효과 트랜지스터 집적회로" IEEE 국제 전자 장치 회의, 1968년 [1]
  • US 3475234, Kerwin, R. E.; Klein, D. L. & Sarace, J. C. "MIS 구조 제작 방법" 28-10-1969 발행
  • 페데리코 파긴과 토마스 클라인: "문턱이 낮은 MOS 기기의 빠른 세대는 새로운 물결, 실리콘-게이트 IC의 정점을 타고 있다." 1969년 9월 29일 "전자공학" 잡지인 페어차일드 3708에 대한 커버스토리.
  • Vadasz, L. L.; Grove, A.S.; Rowe, T.A.; Moore, G.E. (October 1969). "Silicon Gate Technology". IEEE Spectrum. pp. 27–35.
  • F. 파긴, T. 클라인 "실리콘 게이트 기술", "솔리드 스테이트 전자", 1970, 13, 페이지 1125–1144.
  • 1972년 6월 27일 발행된 미국 3673471, 클라인 토마스 & 파긴 페데리코 "모스형 장치를 위한 도핑된 반도체 전극"은 캘리포니아 마운틴뷰, 마운틴뷰, 페어차일드 카메라 앤 인스트루먼트사에 배정되었다.

특허

자체 정렬 게이트 디자인은 1969년 커윈, 클라인, 사라스 팀에 의해 특허를 받았다.[8] 로버트 W. 바워(Robert W. Bower, 1969년 10월 14일 발행, 1966년 10월 27일 접수)에 의해 독자적으로 발명되었다. 벨 연구소 케르윈 외 특허 3,475,234는 1966년 워싱턴 D.C.의 국제 전자 장치 회의에서 R. W. 바워와 H. D. D. 딜이 이 작품의 첫 번째 출판물을 출판하고 발표한 지 몇 달 후인 1967년 3월 27일에야 출원되었다.[9]

제3 순회 항소법원은 바워와 관련된 법적 소송에서 커윈, 클라인, 사라스가 자체 조정 실리콘 게이트 트랜지스터의 발명가라고 판결했다. 그 근거로 그들은 기본특허 US 3,475,234를 받았다. 실제로 자체 정렬 게이트 MOSFET는 로버트 W. 바워 미국 3,472,712에 의해 발명되었고, 1969년 10월 14일 발행되었으며, 1966년 10월 27일 발행되었다. The Bell Labs Kerwin et al patent 3,475,234 was not filed until March 27, 1967 several months after the R. W. Bower and H. D. Dill Published and presented the first publication of this work entitled INSULATED GATE FIELD EFFECT TRANSISTORS FABRICATED USING THE GATE AS SOURCE-DRAIN MASK at the International Electron Device Meeting, Washington, D.C., 1966. 바워의 작품은 알루미늄과 폴리실리콘 게이트로 만들어진 자체 정렬 게이트 MOSFET를 묘사했다. 이온 삽입과 확산 모두를 사용해 선원을 형성하고 게이트 전극을 마스크로 사용해 선원과 배수 영역을 정의했다. 벨 랩스 팀은 1966년 IEDM의 이 회의에 참석했고, 1966년 바워의 프레젠테이션이 끝난 후 이 작업에 대해 논의하였다. 바워는 알루미늄을 게이트로 삼아 자체 정렬된 문을 처음 만들었고 1966년 발표 전에는 폴리실리콘을 게이트로 사용하였다.

자체 정렬 게이트는 전형적으로 1960년대의 또 다른 반도체 공정 혁신인 이온 이식을 포함한다. R.B.의 심층사에서 자세히 설명했듯이, 이온 삽입과 자가 정렬 관문의 이력은 상호 연관성이 높다. 공정하다.[10]

자체 정렬 실리콘-게이트 기술을 사용한 최초의 상용 제품은 1968년 Federico Faggin이 설계한 Fairchild 3708 8비트 아날로그 멀티플렉서로, 앞서 언급한 비작업 개념의 증명서를 그 이후 산업계가 실제로 채택한 것으로 변화시키기 위해 여러 발명을 개척한 Federico Faggin이 설계했다.[11][12]

제조공정

스스로 정렬된 관문의 중요성은 관문을 만드는 과정에서 발생한다. 옥사이드 게이트를 선원과 배수 확산의 마스크로 사용하는 공정은 모두 공정을 단순화하고 수율을 크게 향상시킨다.

프로세스 단계

자체 정렬 게이트를 만드는 단계는 다음과 같다.

이러한 단계가 수행되는 클린룸 시설

이러한 단계는 Federico Faggin에 의해 처음 만들어졌으며 Fairchild Semiconomic Gate Technology 공정에서 1968년에 Fairchild Semicane에서 개발한 최초의 상용 집적회로인 Fairchild 3708의 제작에 사용되었다.

1. 산화물장의 우물은 트랜지스터가 형성되는 곳에 식각한다. 각 웰은 MOS 트랜지스터의 소스, 배수 및 활성 게이트 영역을 정의한다.
2. 건조 열 산화 공정을 이용하여 실리콘 웨이퍼에 게이트 산화물(SiO2)을 얇게(5~200nm) 배양한다.
3. 화학증기증착(CVD) 공정을 이용하여 옥사이드 게이트 위에 폴리실리콘을 한 겹씩 재배한다.
4. 폴리실리콘 위에 포토레시스트를 한 겹 바른다.
5. 마스크는 포토레지스트 위에 올려져 자외선에 노출된다; 이것은 마스크가 그것을 보호하지 않았던 지역의 포토레지스트 층을 분해한다.
6. 포토레시스트는 전문 개발자 솔루션으로 노출된다. 자외선에 의해 분해된 포토레시스트를 제거하기 위한 것이다.
7. 포토레시스트가 커버하지 않는 폴리실리콘과 게이트산화물은 완충이온 에치 공정을 통해 식각 처리한다. 이것은 보통 불산을 함유한 산성 용액이다.
8. 나머지 포토레시스트는 실리콘 웨이퍼에서 벗겨진다. 이제 옥사이드 게이트 위와 필드 옥사이드 위에 폴리실리콘이 장착된 웨이퍼가 있다.
9. 얇은 산화물은 폴리실리콘 게이트에 의해 보호되는 게이트 영역을 제외하고 트랜지스터의 선원과 배수 영역을 노출하여 에칭된다.
10. 재래식 도핑공정, 또는 이온이식이라고 하는 공정을 이용하여 소스, 배수관, 폴리실리콘을 도핑한다. 실리콘 게이트 아래의 얇은 산화물은 도핑 과정을 위한 마스크 역할을 한다. 이 단계가 대문을 자칭하게 만드는 것이다. 소스 및 배수 구역은 자동으로 (이미 제자리에) 게이트와 적절하게 정렬된다.
11. 웨이퍼는 고온 용해로(>800°C 또는 1,500°F)에서 밀봉한다. 이것은 도판트를 수정 구조로 더 확산시켜 근원을 만들고 배수 부위를 만들고 문 아래에서 도판트가 약간 확산되게 한다.
12. 노출된 부위를 보호하기 위해 이산화규소의 증기 증착과 그 과정을 완료하기 위한 나머지 모든 단계를 계속한다.

참고 항목

메모들

  1. ^ 모든 IC가 트랜지스터를 포함하는 것은 아니다.

참조

  1. ^ Yanda, Heynes, and Miller (2005). Demystifying Chipmaking. pp. 148–149. ISBN 978-0-7506-7760-8.CS1 maint: 여러 이름: 작성자 목록(링크)
  2. ^ Orton, John Wilfred (2004). The Story of Semiconductors. p. 114. ISBN 978-0-19-853083-1.
  3. ^ "1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum.
  4. ^ Lojek, Bo (2007). History of Semiconductor Engineering. Springer Science & Business Media. pp. 321-3. ISBN 9783540342588.
  5. ^ Voinigescu, Sorin (2013). High-Frequency Integrated Circuits. Cambridge University Press. p. 164. ISBN 9780521873024.
  6. ^ Sah, Chih-Tang (October 1988). "Evolution of the MOS transistor-from conception to VLSI" (PDF). Proceedings of the IEEE. 76 (10): 1280–1326 (1303). doi:10.1109/5.16328. ISSN 0018-9219.
  7. ^ "1971: Microprocessor Integrates CPU Function onto a Single Chip". The Silicon Engine. Computer History Museum. Retrieved 22 July 2019.
  8. ^ Kerwin, R. E.; Klein, D. L.; Sarace, J. C. (1969). "U.S. Patent 3,475,234 (Method for Making MIS Structure)". Cite 저널은 필요로 한다. journal= (도움말)
  9. ^ Bower, RW & Dill, RG (1966). "Insulated gate field effect transistors fabricated using the gate as source-drain mask". Electron Devices Meeting, 1966 International. IEEE. 12: 102–104. doi:10.1109/IEDM.1966.187724.
  10. ^ Richard B. Fair (Jan 1998). "History of Some Early Developments in Ion-Implantation Technology Leading to Silicon Transistor Manufacturing". Proc. IEEE. 86 (1): 111–137. doi:10.1109/5.658764.
  11. ^ John A. N. Lee (1995). International biographical dictionary of computer pioneers, Volume 1995, Part 2. Taylor & Francis US. p. 289. ISBN 978-1-884964-47-3.
  12. ^ Bo Lojek (2007). History of semiconductor engineering. Springer. p. 359. ISBN 978-3-540-34257-1.
  13. ^ Streetman, Ben; Banerjee (2006). Solid State Electronic Devices. PHI. pp. 269–27, 313. ISBN 978-81-203-3020-7.
  14. ^ Faggin, F, Klein, T, Vadasz, L.: "실리콘 게이트와 함께 절연 게이트 전계효과 트랜지스터 집적회로" IEEE 국제 전자 장치 회의, 1968년 워싱턴 D.C.