래치업

Latch-up

래치업은 집적회로(IC)에서 발생할 수 있는 단락의 일종이다.좀 더 구체적으로 말하자면 MOSFET 회로의 전원 공급 레일 사이에 우발적으로 낮은 임피던스 경로를 생성하여 부품의 적절한 기능을 방해하고 과전류로 인한 파괴로 이어지는 기생 구조를 촉발하는 것이다.이 상황을 바로잡기 위해서는 전원 주기가 필요하다.

단일 사건 래치업은 일반적으로 우주선이나 태양 플레어로부터 나오는 무거운 이온이나 양성자, 즉 단일 사건 이상에 의해 야기되는 래치업이다.[1][2]

기생 구조는 보통 PNP와 NPN 트랜지스터가 서로 옆에 쌓여 있는 PNPN 구조인 사이리스터(또는 SCR)와 동등하다.한 트랜지스터가 수행 중일 때 래치업 중에 다른 트랜지스터도 수행되기 시작한다.이 둘은 구조가 전진 편향되어 있고 일부 전류가 이 구조를 통해 흐르는 한 서로를 포화상태로 유지하는데, 이는 대개 전원을 차단할 때까지를 의미한다.SCR 기생 구조는 게이트의 출력 드라이버에 토템-폴 PMOS 및 NMOS 트랜지스터 쌍의 일부로 형성된다.

래치업은 동력 레일 사이에서 일어날 필요가 없다. 필요한 기생 구조가 존재하는 곳이라면 어디든 일어날 수 있다.래치업(latch-up)의 일반적인 원인은 디지털 칩의 입력 또는 출력 핀에 있는 양극 또는 음극 전압 스파이크가 다이오드 강하 이상 레일 전압을 초과하는 경우다.또 다른 원인은 절대 최대 정격을 초과하는 공급 전압이며, 종종 전원 공급기의 과도 스파이크에서 발생한다.내부 연결부 파손으로 이어지게 된다.이는 전원 공급 시 필요한 시퀀스로 올라오지 않는 다중 공급 전압을 사용하는 회로에서 자주 발생하며, 아직 공칭 공급 전압에 도달하지 않은 부품의 입력 정격을 초과하는 데이터 라인의 전압이 발생한다.래치업은 정전기 방전 사건에 의해서도 발생할 수 있다.

CMOS 기술에 내재된 양극 접합 트랜지스터

래치업(latch-up)의 또 다른 일반적인 원인은 공간(또는 매우 높은 고도) 적용을 위해 설계된 전자 제품에서 이온화 방사선에 있다.단일 사건 래치업(SEL)은 방사선 경화의 일환으로 여러 제조 기법에 의해 완전히 제거될 수 있다.[3]

고출력 마이크로파 간섭도 래치업을 유발할 수 있다.[4]

CMOS 집적회로와 TTL 집적회로 모두 고온에서 래치업에 더 취약하다.[5]

CMOS 래치업

CMOS 래치업 등가 회로

모든 CMOS IC에는 래치업 경로가 있지만 래치업에 대한 민감성을 줄이는 몇 가지 설계 기법이 있다.[6][7][8]

CMOS 기술에는 다수의 내재적 양극성 접합 트랜지스터가 있다.CMOS 프로세스에서 이러한 트랜지스터는 n-well/p-well과 기질이 결합하여 기생 n-p-n-p 구조가 형성되는 결과를 초래할 때 문제를 일으킬 수 있다.이러한 사이리스터와 같은 장치를 트리거하면 Vdd 및 GND 라인이 단락되어 대개 칩이 파괴되거나 전원 차단만으로 해결할 수 있는 시스템 장애가 발생한다.[9]

첫 번째 그림의 n-well 구조를 고려하십시오.n-p-n-p 구조는 NMOS, p-substant, n-well 및 PMOS의 소스에 의해 형성되며, 회로 등가도 나타난다.두 개의 양극성 트랜지스터 중 하나가 (우물 또는 기질을 통해 흐르는 전류로 인해) 편향된 상태로 전진하면 다른 트랜지스터의 기저부를 공급한다.이 양성 피드백은 회로가 고장 나거나 소실될 때까지 전류를 증가시킨다.

CMOS 래치업을 막기 위한 현재의 산업 표준 기법의 발명은 1977년 휴즈 항공사에 의해 만들어졌다.[10]

래치업 방지

NMOS와 PMOS 트랜지스터를 둘 다 둘러싸고 있는 절연산화물(일명 트렌치) 층을 더하면 칩이 래치업에 내성을 갖도록 설계할 수 있다.이것은 이들 트랜지스터 사이의 기생 실리콘 제어 정류기(SCR) 구조를 깨뜨린다.이러한 부분은 핫스왑 장치와 같이 적절한 전원 및 신호 시퀀싱이 보장될 수 없는 경우에 중요하다.

도핑이 심한 기판에서 자라는 경량 도핑된 상피 층에서 제작된 장치도 래치업(latch-up)에 덜 취약하다.과대 도핑된 층은 과잉 소수 통신사들이 빠르게 재결합할 수 있는 전류 싱크대 역할을 한다.[11]

대부분의 실리콘 온 인슐레이터 장치는 본질적으로 래치업 내성이 있다.래치업은 욕조와[clarification needed] 전원 공급 레일 사이의 저저항 연결이다.

또한 래치를 피하기 위해 각 트랜지스터마다 별도의 탭 연결부를 설치한다.그러나 이것은 장치의 크기를 증가시켜 예를 들어 130nm 기술에서 10μm와 같이 팹이 수돗물을 넣을 수 있는 최소한의 공간을 제공할 것이다.[clarification needed]

래치업 테스트

  • EIA/JEDEC 표준 IC 래치업 테스트 EIA/JESD78을 참조하십시오.
    이 표준은 일반적으로 IC 자격 규격에서 언급된다.

참조

  1. ^ R. 고가, K.B. 크로포드, S.J. 헨젤, B.M. 존슨, D. Lau, S.H. 펜진, S.D 핑커튼, M.C. 마허."AN-932 SEU 및 래치업 내구성 고급 CMOS 기술".1994.
  2. ^ "통합 회로의 단일 이벤트 래치업 보호"2002.
  3. ^ D. J. 셜리와 M. K. 맥렐랜드."차세대 SC-7 RISC 우주비행 컴퓨터"사우스웨스트 연구소 3페이지
  4. ^ H. 왕, J. 리, H. 리, K. 샤오, H.Chen. "고출력 마이크로파 간섭으로 인한 CMOS 인버터 래치업 효과의 실험 연구 및 스파이스 시뮬레이션"2008.
  5. ^ Cooper, M.S.; Retzler, J.P. "High Temperature Schottky TTL 래치업". doi: 10.1109/TNS.1978.4329568 1978.
  6. ^ "고급 CMOS 로직의 래치업 이해".인용: "모든 CMOS IC에 사용되는 구조물은 ... 관련 래치업 경로를 가지고 있다"
  7. ^ 제리 C.휘태커."마이크로일렉트로닉스 2판"2005. 페이지 7-7에서 7-8. 인용: "CMOS 인버터와 게이트에는 본래 실리콘 제어 정류기(SCR)를 형성하는 기생 양극성 트랜지스터가 있다.비록...래치업을 피할 수 없음, CMOS 제조업체는 래치업에 내성이 있는 입력 및 출력 회로를 설계한다."
  8. ^ 페어차일드."페어차일드 프로세스 개선 74HC 로직에서 CMOS SCR 래치업 문제 제거" 1998.
  9. ^ 얀 M. 라바예리, 버클리 캘리포니아 대학교캠브리지 매사추세츠 공과대학교 아난사 찬드라카산;보리보제 니컬릭, 버클리 캘리포니아 대학교; 디지털 집적회로 (제2판) ISBN978-0-13-090996-1
  10. ^ "허그 항공기 특허 US4173767".
  11. ^ 스티븐 A.캠벨, 옥스퍼드 대학 출판부의 마이크로전자 제작의 과학과 공학 (Indian Edition 2007) 페이지 461 ISBN 978-0-19-568144-4

외부 링크