실리콘 온 인슐레이터

Silicon on insulator
절연체 광학 장치의 실리콘에 대해서는 실리콘 광자를 참조하십시오.

반도체 제조에서 SOI(Silicon on 인슐레이터) 기술은 실리콘 반도체 소자를 적층 실리콘-절연자-실리콘 기판으로 제작하여 소자 내의 기생 캐패시턴스를 줄이고 성능을 향상시키는 [1]기술입니다.SOI 기반 장치는 실리콘 접합부가 전기 절연체(일반적으로 이산화규소 또는 사파이어) 위에 있다는 점에서 기존의 실리콘 제조 장치와 다릅니다(이러한 유형의 장치를 SOS(silicon on saffire)라고 합니다).절연체의 선택은 주로 의도된 용도에 따라 달라집니다. 사파이어는 고성능 무선 주파수(RF) 및 방사선에 민감한 애플리케이션에 사용되며 이산화규소는 다른 마이크로 전자 [2]장치에서의 단기 채널 효과 감소에 사용됩니다.절연층 및 최상위 실리콘층도 용도에 따라 [3]크게 다릅니다.

업계의 요구

SOI 기술은 마이크로 전자 장치의 지속적인 소형화를 가능하게 하는 몇 가지 제조 전략 중 하나로, 일반적으로 "Moore's Law"(또는 "MM"으로 줄여서 "More Moore")라고 불립니다.기존의 실리콘(벌크 CMOS) 처리에 비해 SOI의 이점은 다음과 같습니다.[4]

  • 벌크 실리콘에서 격리되어 기생 캐패시턴스가 낮아져 동일한 성능으로 소비전력이 향상됩니다.
  • n-well 및 p-well 구조의 완전한 격리로 인한 래치업 저항
  • 동등한 VDD로 퍼포먼스가 향상됩니다.낮은 VDD에서도[5] 동작 가능
  • 도핑하지 않아 온도 의존성 감소
  • 고밀도 웨이퍼 사용률로 수율 향상
  • 안테나 문제 감소
  • 본체나 우물 수도꼭지는 필요 없습니다.
  • 절연에 의한 누설 전류가 낮아져 전력 효율이 높아집니다.
  • 본질적으로 방사선 경화(소프트 에러에 대한 내성)로 용장성 필요성이 감소합니다.

제조의 관점에서 SOI 기판은 대부분의 기존 제조 공정과 호환됩니다.일반적으로 SOI 기반 프로세스는 특별한 장비나 기존 공장의 대폭적인 리툴링 없이 구현될 수 있습니다.SOI에 고유한 과제로는 매립 산화층을 설명하기 위한 새로운 도량형 요건과 최상위 실리콘층의 차응력에 대한 우려가 있습니다.트랜지스터의 임계값 전압은 작동 이력과 트랜지스터에 인가된 전압에 따라 달라지므로 모델링이 더 어려워집니다.SOI 구현의 주요 장벽은 기판 비용의 급격한 증가이며, 이는 총 제조 비용의 [6][additional citation(s) needed]약 10~15% 증가에 기여합니다.

SOI 트랜지스터

SOI MOSFET는 반도체 [7][8][9]기판에 형성된 매립산화물(BOX)층일 수 있는 절연층 위에 실리콘이나 게르마늄 등의 반도체층이 형성된 금속산화물-반도체 전계효과 트랜지스터(MOSFET) 소자이다.SOI MOSFET 장치는 컴퓨터 업계에서 [citation needed]사용하도록 조정되었습니다.매립된 산화물층은 SRAM [10]설계에 사용될 수 있습니다.SOI 디바이스에는 PDSOI(부분 고갈 SOI)와 FDSOI(완전 고갈 SOI) MOSFET의 두 가지 유형이 있습니다.n형 PDSOI MOSFET의 경우 게이트 산화물(GOX)과 매립 산화물(BOX) 사이에 낀 n형 막이 크기 때문에 고갈 영역이 n개 영역 전체를 커버할 수 없습니다.따라서 PDSOI는 어느 정도 벌크 MOSFET처럼 동작합니다.벌크 MOSFET에 비해 몇 가지 이점이 있습니다.FDSOI 장치에서는 필름이 매우 얇기 때문에 고갈 영역이 전체 채널 영역을 커버합니다.FDSOI에서는 전면 게이트(GOX)가 벌크보다 적은 고갈 전하를 지원하므로 반전 전하가 증가하여 스위칭 속도가 빨라집니다.BOX에 의한 고갈 전하의 제한은 고갈 캐패시턴스의 억제를 유도하여 하위 임계값 스윙의 대폭적인 감소를 유도하여 FD SOI MOSFET가 낮은 게이트 바이어스에서 작동하도록 하여 저전력 작동을 초래합니다.서브 임계값 스윙은 300K에서 MOSFET의 최소 이론값인 60mV/decade에 도달할 수 있습니다.이 이상적인 값은 수치 [11][12]시뮬레이션을 사용하여 처음 입증되었다.BOX로 인해 소스 및 드레인 전계가 간섭되지 않으므로 임계값 전압 롤오프 등과 같은 벌크 MOSFET의 다른 단점은 FDSOI에서 감소됩니다.PDSOI의 주요 문제는 필름이 공급 [citation needed]장치에 연결되어 있지 않기 때문에 "플로팅 바디 효과(FBE)"입니다. Floating Body Effect(FBE)"

SOI 웨이퍼 제조

SIMOX 프로세스
스마트 컷 프로세스

SiO 기반2 SOI 웨이퍼는 여러 가지 방법으로 생산할 수 있습니다.

  • SIMOX - OXygen의 IMplantation에 의한 분리 – 산소 이온 빔 주입 프로세스를 사용한 후 고온 아닐을 사용하여 매립2 SiO층을 [13][14]생성합니다.
  • 웨이퍼[15][16] 접합 – 절연층은 산화 실리콘을 두 번째 기판과 직접 접합하여 형성됩니다.이후 두 번째 기판의 대부분이 제거되며, 잔류물은 맨 위 Si층을 형성한다.
    • 웨이퍼 본딩 프로세스의 대표적인 예는 프랑스 Soitec사가 개발한 Smart Cut 방법이며, 이 방법은 이온 주입 후 제어된 각질을 사용하여 최상위 실리콘 층의 두께를 결정합니다.
    • 나노클리브는 실리콘과 실리콘-게르마늄 [17]합금의 경계면에서 응력으로 실리콘을 분리하는 기술이다.
    • ELTRAN은 캐논이 개발한 다공질 실리콘과 워터컷 [18]기반 기술이다.
  • 시드[19] 방법 - 맨 위 Si층이 절연체 위에서 직접 성장합니다.종자 방법은 호모 에피택시를 위한 일종의 템플릿을 필요로 하는데, 이것은 절연체, 적절한 방향의 결정성 절연체 또는 기초 기질에서 절연체를 통과하는 비아스의 화학적 처리에 의해 달성될 수 있다.

이러한 다양한 제조 프로세스에 대한 철저한 검토는 참조에서[1] 찾을 수 있습니다.

마이크로일렉트로닉스 산업

조사.

실리콘 온 인슐레이터의 개념은 1964년으로 거슬러 올라가며, 당시 C.W. 밀러와 P.H.[20] 로빈슨에 의해 제안되었습니다.1979년, Texas Instruments 연구팀은 Al F를 포함했다.Tasch, T.C. Holloway, Kai Fong Lee, James F. 기븐스는 실리콘 온 인슐레이터 MOSFET(금속 산화물 반도체 전계효과 트랜지스터)[21]를 제작했다.1983년 가와무라 S.가 이끄는 후지쯔 연구팀은 SOI CMOS([22]상보 금속산화물반도체) 구조의 3차원 집적회로를 제작했다.1984년에는 후지쯔의 같은 연구팀이 빔 [23]재결정화를 이용하여 수직으로 적층된 이중 SOI/CMOS 구조의 3D 게이트 어레이를 제작했습니다.같은 해 세키가와 토시히로( se川 and弘) 전기기술연구소 연구원과 하야시 유타카(ashi橋 hay)는 이중 게이트 MOSFET를 제작해 완전히 고갈된 SOI 장치를 2개의 게이트 전극 사이에 [24][25]끼우면 짧은 채널 효과를 크게 줄일 수 있음을 입증했다.1986년 HP Labs의 Jean-Pierre Colinge는 90 nm의 얇은 실리콘 [26]필름을 사용하여 SOI NMOS 장치를 제작했습니다.

1989년, Ghavam G. Shahidi는 IBM Thomas J Watson Research Center에서 [27]SOI Research Program을 시작했습니다.IBM Microelectronics의 SOI 기술 수석 설계자로, 상사 Bijan Davari의 [28]지원을 받아 재료 연구부터 상업적으로 실행 가능한 최초의 장치 개발까지 근본적인 기여를 했습니다.Shahidi는 SOI CMOS 테크놀로지를 제조 가능한 현실로 만드는 데 중요한 역할을 했습니다.1990년대 초, 그는 실리콘 에피택셜 과성장 및 화학적 기계적 연마를 결합하여 소자 및 단순 회로를 제작하기 위한 소자 품질의 SOI 재료를 준비하는 새로운 기술을 시연했고, IBM은 SOI 기판을 포함하도록 연구 프로그램을 확장했습니다.또한 그는 마이크로프로세서 애플리케이션에서 기존의 벌크 CMOS에 비해 SOI CMOS 기술이 갖는 전력 지연의 이점을 최초로 입증했습니다.그는 반도체 업계의 SOI 채택을 가로막는 장벽을 극복하고 SOI 기판 개발을 [29]양산에 적합한 품질과 비용 수준으로 이끄는 데 중요한 역할을 했다.

1994년 Shahidi, Bijan Davari 및 Robert H. Dennard가 이끄는 IBM 연구팀은 최초의 100나노미터 이하의 SOI CMOS [30][31]장치를 제작했습니다.1998년 히타치, TSMC 및 UC 버클리 연구팀은 SOI 기판 위에 구축된 [33]비평면 이중 게이트 MOSFET인 핀 전계효과 트랜지스터([32]Fin Field-Effect Transistor)를 시연했다.2001년 초 Shahidi는 SOI를 사용하여 [28]저전력 RF CMOS 장치를 개발하여 IBM에서 무선 주파수를 증가시켰습니다.

상용화

IBM에서의 Shahidi의 연구는 주류 CMOS 기술에 [27]SOI를 처음으로 상업적으로 사용하는 계기가 되었습니다.SOI는 Shahidi의 SOI 연구로 IBM 서버 사업부를 운영하던 John Kelly가 220nm CMOS와 구리 금속화 SOI [28]장치를 사용한 AS/400 서버 제품 라인에 SOI를 채택하도록 설득하면서 1995년에 처음 상용화되었습니다.IBM은 2000년에 하이엔드 RS64-IV "Istar" PowerPC-AS 마이크로프로세서에 SOI를 사용하기 시작했습니다.SOI 기술을 기반으로 구축된 다른 마이크로프로세서에는 2001년 [34]이후 AMD의 130nm, 90nm, 65nm, 45nm 및 32nm 싱글, 듀얼, 쿼드, 6nm 및 8코어 프로세서가 있습니다.

2001년 말, IBM은 Shahidi의 [28]연구를 바탕으로 백엔드에 구리 및 저전압 유전체를 가진 130나노미터 CMOS SOI 장치를 도입할 예정입니다.Freescale은 SOI를 그들의 힘으로 채택했습니다.2001년 후반 PC 7455 CPU.현재 [when?]프리스케일은 180nm, 130nm, 90nm,[35] 45nm 라인으로 SOI 제품을 출하하고 있습니다.Xbox 360, PlayStation 3, Wii에 사용되는 90nm PowerPC 및 Power ISA 기반 프로세서도 SOI 기술을 사용합니다.그러나[when?] 인텔의 경쟁 제품에서는 프로세스 노드별로 기존의 벌크 CMOS 기술을 계속 사용하고 있으며, 트랜지스터 성능을 향상시키기 위해 HKMG나 트라이게이트 트랜지스터 등의 다른 장소에 초점을 맞추고 있습니다.2005년 1월 인텔의 연구진은 SOI를 사용하여 [36]제조된 실험용 싱글칩 실리콘 리브 도파관 라만 레이저에 대해 보고했습니다.

기존 주조 공장의 경우 2006년 7월 TSMC는 SOI를 [37]원하는 고객이 없다고 주장했지만 Chartered Semiconductor는 SOI에 [38]모든 공장을 할애했습니다.

고성능 무선 주파수(RF) 애플리케이션에서 사용

1990년 Peregrine Semiconductor는 표준 0.5μm CMOS 노드와 향상된 사파이어 기판을 이용한 SOI 공정 기술 개발을 시작했습니다.특허받은 실리콘온사파이어(SOS) 공정은 고성능 RF 분야에서 널리 사용되고 있다.절연 사파이어 기판의 본질적인 장점은 높은 절연성, 높은 선형성 및 ESD(정전기 방전) 내구성을 가능하게 합니다.다른 여러 회사들도 스마트폰과 셀룰러 [39][additional citation(s) needed]라디오의 성공적인 RF 애플리케이션에 SOI 기술을 적용했습니다.

포토닉스에서의 사용

SOI 웨이퍼는 실리콘 광자에 [40]널리 사용된다.절연체의 결정질 실리콘 층은 수동형 또는 능동형(예: 적절한 삽입을 통해) 광도파로 및 기타 광학 장치를 제작하는 데 사용할 수 있습니다.매립형 절연체는 전체 내부 반사를 기반으로 실리콘 층에서 적외선을 전파할 수 있습니다.도파로의 상단 표면은 덮개를 벗기고 공기에 노출(예: 감지 애플리케이션)되거나 일반적으로 [citation needed]실리카로 만들어진 피복재로 덮일 수 있다.

단점들

기존 반도체 산업에 비해 SOI 기술의 가장 큰 단점은 [41]제조원가 상승이다.2012년에는 IBM과 AMD만이 고성능 프로세서의 기반으로 SOI를 사용했으며, 다른 제조업체(Intel, TSMC, Global Foundrys 등)는 CMOS [41]칩을 구축하기 위해 기존의 실리콘 웨이퍼를 사용했습니다.

SOI 시장

Market Research Future [42]그룹에 따르면 2020년 현재 SOI 프로세스를 활용하는 시장은 향후 5년간 최대 15% 성장할 것으로 예측되고 있습니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ a b Celler, G. K.; Cristoloveanu, S. (2003). "Frontiers of silicon-on-insulator". Journal of Applied Physics. 93 (9): 4955. Bibcode:2003JAP....93.4955C. doi:10.1063/1.1558223.
  2. ^ Marshall, Andrew; Natarajan, Sreedhar (2002). SOI design: analog, memory and digital techniques. Boston: Kluwer. ISBN 0792376404.
  3. ^ Colinge, Jean-Pierre (1991). Silicon-on-Insulator Technology: Materials to VLSI. Berlin: Springer Verlag. ISBN 978-0-7923-9150-0.
  4. ^ 실리콘 온 인슐레이터 - SOI 테크놀로지 및 생태계 - SOI Industry Consortium의 전무이사 Horacio Mendez가 2009년 4월 9일 새롭게 등장한 SOI 애플리케이션
  5. ^ "Archived copy" (PDF). Archived from the original (PDF) on 2013-04-18. Retrieved 2014-04-12.{{cite web}}: CS1 maint: 제목으로 아카이브된 복사(링크)
  6. ^ "IBM touts chipmaking technology". cnet.com. 29 March 2001. Retrieved 22 April 2018.
  7. ^ 미국 특허 6,835,633개의 SOI 웨이퍼, 30-100Ang. 30~100Ang의 얇은 산화물을 접합층으로 하여 웨이퍼 접합에 의해 생성된 매립 OX
  8. ^ 미국 특허 7,002,214 초박형 바디 슈퍼 스텝 역행 웰(SSRW) FET 장치
  9. ^ 10미크론 미만 시대를 위한 초소체 SOI MOSFET, 최양규, 아사노, K, 린데르트, 노스캐롤라이나, 서브라마니안, V, 쯔재킹, 보코, J., 천밍후, 전자 소자 문자, IEEE, 2000년 5월 21일호
  10. ^ 미국 특허 7138685 "Vertical MOSFET SRAM cell"은 SOI 매립 산화물(BOX) 구조와 향상된 SOI BOX 구조를 구현하는 방법을 설명합니다.
  11. ^ F. Balestra, 후방 전위 제어에 의한 SOI MOSFET의 특성화 및 시뮬레이션, 박사논문, INP-Grenoble, 1985
  12. ^ F. Balestra, "Microelectronics-Journey in the Unknown"의 초저전력 반도체 디바이스 운용에 대한 과제, S. Lury, J. Xu, A. Zaslavsky Eds, J. Wiley & Sons, 2016.
  13. ^ 미국 특허 5,888,297 SOI 기판 오구라 아츠시 제조방법 발행일 : 1999년 3월 30일
  14. ^ 미국 특허 5061,642 절연체 후지오카 히로시 반도체 제조 방법, 발행일:1991년 10월 29일
  15. ^ Wiley-Intercience, Q.Y. Tong & U. Göselle, 1998, ISBN 978-0-471-57481-1의 "SemiConductor Wafer Bonding: Science and Technology"
  16. ^ 미국 특허 4,771,016 웨이퍼 본딩 소이 반도체 제조를 위한 고속 열처리 사용, George Bajor et al., 발행일:1988년 9월 13일
  17. ^ "SIGEN.COM". www.sigen.com. Retrieved 22 April 2018.
  18. ^ ELTRAN - Wayback Machine에서 2007-09-27년 새로운 SOI 웨이퍼 기술 아카이브, JSAPI vol.4
  19. ^ 미국 특허 5,417,180
  20. ^ Colinge, Jean-Pierre (2003). "Multiplate-Gate Silicon-On-Insulator MOS Transistors". Microelectronics Technology and Devices, SBMICRO 2003: Proceedings of the Eighteenth International Symposium. The Electrochemical Society. pp. 2–17. ISBN 9781566773898.
  21. ^ Tasch, A. F.; Holloway, T. C.; Lee, K. F.; Gibbons, J. F. (1979). "Silicon-on-insulator m.o.s.f.e.t.s fabricated on laser-annealed polysilicon on SiO2". Electronics Letters. 15 (14): 435–437. Bibcode:1979ElL....15..435T. doi:10.1049/el:19790312.
  22. ^ Kawamura, S.; Sasaki, N.; Iwai, T.; Mukai, R.; Nakano, M.; Takagi, M. (December 1983). "3-Dimensional SOI/CMOS IC's fabricated by beam recrystallization". 1983 International Electron Devices Meeting: 364–367. doi:10.1109/IEDM.1983.190517. S2CID 11689645.
  23. ^ Kawamura, S.; Sasaki, Nobuo; Iwai, T.; Mukai, R.; Nakano, M.; Takagi, M. (1984). "3-Dimensional Gate Array with Vertically Stacked Dual SOI/CMOS Structure Fabricated by Beam Recrystallization". 1984 Symposium on VLSI Technology. Digest of Technical Papers: 44–45.
  24. ^ Colinge, Jean-Pierre (2008). FinFETs and Other Multi-Gate Transistors. Springer Science & Business Media. p. 11. ISBN 9780387717517.
  25. ^ Sekigawa, Toshihiro; Hayashi, Yutaka (1 August 1984). "Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate". Solid-State Electronics. 27 (8): 827–828. Bibcode:1984SSEle..27..827S. doi:10.1016/0038-1101(84)90036-4. ISSN 0038-1101.
  26. ^ Colinge, Jean-Pierre (1986). "Subthreshold slope of thin-film SOI MOSFET's". IEEE Electron Device Letters. 7 (4): 244–246. Bibcode:1986IEDL....7..244C. doi:10.1109/EDL.1986.26359. S2CID 19576481.
  27. ^ a b "Ghavam G. Shahidi". IEEE Xplore. Institute of Electrical and Electronics Engineers. Retrieved 16 September 2019.
  28. ^ a b c d "SOI scientist counted among latest IBM fellows". EE Times. 30 May 2001.
  29. ^ "Ghavam Shahidi". Engineering and Technology History. Institute of Electrical and Electronics Engineers. Retrieved 16 September 2019.
  30. ^ Shahidi, Ghavam G.; Davari, Bijan; Dennard, Robert H.; Anderson, C. A.; Chappell, B. A.; et al. (December 1994). "A room temperature 0.1 µm CMOS on SOI". IEEE Transactions on Electron Devices. 41 (12): 2405–2412. Bibcode:1994ITED...41.2405S. doi:10.1109/16.337456.
  31. ^ Critchlow, D. L. (2007). "Recollections on MOSFET Scaling". IEEE Solid-State Circuits Society Newsletter. 12 (1): 19–22. doi:10.1109/N-SSC.2007.4785536.
  32. ^ Tsu‐Jae King, Liu (June 11, 2012). "FinFET: History, Fundamentals and Future". University of California, Berkeley. Symposium on VLSI Technology Short Course. Retrieved 9 July 2019.
  33. ^ Hisamoto, Digh; Hu, Chenming; Huang, Xuejue; Lee, Wen-Chin; Kuo, C.; et al. (May 2001). "Sub-50 nm P-channel FinFET" (PDF). IEEE Transactions on Electron Devices. 48 (5): 880–886. Bibcode:2001ITED...48..880H. doi:10.1109/16.918235.
  34. ^ Vries, Hans de. "Chip Architect: Intel and Motorola/AMD's 130 nm processes to be revealed". chip-architect.com. Retrieved 22 April 2018.
  35. ^ "NXP Semiconductors - Automotive, Security, IoT". www.freescale.com. Retrieved 22 April 2018.
  36. ^ Rong, Haisheng; Liu, Ansheng; Jones, Richard; Cohen, Oded; Hak, Dani, Nicolaescu, Remus; Fang, Alexander; Paniccia, Mario (January 2005). "An all-silicon Raman laser" (PDF). Nature. 433 (7042): 292–294. doi:10.1038/nature03723. PMID 15931210. S2CID 4423069.{{cite journal}}: CS1 maint: 작성자 파라미터 사용(링크)
  37. ^ "TSMC has no customer demand for SOI technology - Fabtech - The online information source for semiconductor professionals". fabtech.org. Archived from the original on 28 September 2007. Retrieved 22 April 2018.
  38. ^ Chartered는 IBM의 90nm SOI 기술에 대한 주조 공장 시장 접근을 확대합니다.
  39. ^ Madden, Joe. "Handset RFFEs: MMPAs, Envelope Tracking, Antenna Tuning, FEMs, and MIMO" (PDF). Mobile Experts. Archived from the original (PDF) on 4 March 2016. Retrieved 2 May 2012.
  40. ^ Reed, Graham T.; Knights, Andrew P. (5 March 2004). Silicon Photonics: An Introduction. Wiley. ISBN 9780470870341. Retrieved 22 April 2018 – via Google Books.
  41. ^ a b McLellan, Paul. "Silicon on Insulator (SOI)". Semiwiki. Retrieved 2021-03-07.
  42. ^ Future, Market Research (2021-02-17). "Silicon on Insulator (SoI) Market is Anticipated to Surpass USD 2.40 Billion By 2026 APAC Region to Remain Forerunner in Global Silicon on Insulator Industry". GlobeNewswire News Room. Retrieved 2021-03-07.

외부 링크

  • SOI Industry Consortium - SOI 기술에 대한 광범위한 정보와 교육을 제공하는 사이트
  • SOI IP 포털 - SOI IP 검색 엔진
  • AMDboard - SOI 테크놀로지에 관한 광범위한 정보를 제공하는 사이트
  • 어드밴스드 기판 뉴스 - SOI 업계에 관한 뉴스레터, Soitec 제작
  • MIGAS '04 - SOI 테크놀로지 및 디바이스 관련 MIGAS 국제서머스쿨 제7회 세션
  • MIGAS '09 - 첨단 마이크로일렉트로닉스 국제서머스쿨 제12회 세션: "SOI(Silicon on 인슐레이터) 나노디바이스"