Verilog-to-Routing(루팅에 대한 확인)
Verilog-to-Routing| 개발자 | VTR 개발팀 |
|---|---|
| 안정된 릴리스 | 8.0.0 / 2020년 3월 , 전( |
| 저장소 | |
| 기입처 | C/C++ |
| 운영 체제 | Unix와 같은 |
| 유형 | 전자 설계 자동화 |
| 면허증. | MIT 라이선스 |
| 웹 사이트 | verilogtorouting |
Verilog-to-Routing(VTR)은 FPGA [1][2][3]디바이스용 오픈소스 CAD 흐름입니다VTR의 주요 목적은 하드웨어 기술 언어인 Verilog에서 기술된 특정 회로를 연구 및 개발 목적으로 특정 FPGA 아키텍처에 매핑하는 것입니다.대상이 되는 FPGA 아키텍처는 연구자가 탐구하고 싶은 새로운 아키텍처이거나 아키텍처가 캡처된 기존 상용 FPGA일 수 있습니다.VTR 입력 형식VTR 프로젝트에는 토론토 대학, 뉴브런즈윅 대학, 버클리 캘리포니아 대학 등 많은 기여자가 있습니다.추가 기여자에는 Google, Utah 대학, Princeton University, Altera, Intel, Texas Instruments 및 MIT 링컨 연구소가 포함됩니다.
VTR 흐름
그 VTR설계 흐름 대개 세가지 주요한 구성 요소 애플리케이션:ODIN 2세 버클리는 논리적 상호 교환 형식(BLIF), 전기 회로의 이를 그래프 표현에서 회로에 베릴 로그 코드 수집하여;로 구성되어 있[4]ABC는 최적화하는 BLIF 회로에 의해 생성되 ODIN 2세;그리고 자진 가격 인하되고, 장소와 경로 최적화된 회로에 월.e감속iven FPGA 아키텍처VTR 출력을 추가로 처리할 수 있는 몇 가지 추가 옵션 도구가 있습니다.예를 들어, FASM FPGA 어셈블리 도구는 VTR 흐름의 끝에서 일부 상용 FPGA(Xilinx Artix 및 Ratis ice40)에 대한 프로그래밍 비트스트림을 생성할 수 있으며, OpenFPGA 도구는 VTR과 통합되어 새로운(제안된) FPGA의 표준 셀 레이아웃을 생성할 수 있습니다.또한 VTR 흐름의 첫 번째(HDL 합성) 단계에는 다른 도구를 사용할 수도 있습니다. 예를 들어 Titan Flow에서는 Quartus를 사용하여 HDL을 로직 합성 단계로 실행하고 다음으로 VPR을 사용하여 배치 및 라우팅을 수행하는 반면 Symbiflow에서는 Yosys 합성 도구에 이어 VPR 및 라우팅이 사용됩니다.
오딘 2세
ODIN II는 VTR 흐름의 HDL 컴파일러입니다.특정 Verilog 코드를 BLIF 회선으로 변환하고 코드 및 회선 최적화를 실행하며 [6]회로를 시각화하며 특정 아키텍처의 사용 가능한 하드블록에 대한 로직 부분 매핑을 수행합니다.또한 전력, 성능 및 열 분석뿐만 아니라 검증을 위해 회로의 실행을 시뮬레이션할 수 있습니다.ODIN II는 [7]뉴브런즈윅 대학에서 관리하고 있습니다.
ABC
ABC는 로직 최적화와 테크놀로지 매핑을 실행함으로써 BLIF 회로를 최적화합니다.ABC는 캘리포니아 대학교 버클리([8]University of California, Berkeley)에서 운영하고 있습니다.
VPR
VPR(Versatile Place and Route)은 VTR의 최종 컴포넌트입니다.입력은 BLIF 회선이며, 입력 FPGA 아키텍처 상에서 패킹, 배치 및 라우팅합니다.
패킹 중에 회로의 인접 및 관련 로직 요소가 FPGA의 하드웨어에 일치하는 로직 블록으로 클러스터화됩니다.배치 중에 이들 논리 블록과 하드 블록은 FPGA의 사용 가능한 하드웨어 리소스에 할당됩니다.마지막으로 라우팅 중에 블록 간에 신호 접속이 이루어집니다.VPR은 주로 토론토 대학에서 개발되었으며, 다른 많은 대학과 [9]기업들로부터 기부를 받고 있습니다.
FASM
FPGA 어셈블리(genfasm) 도구는 FPGA 디바이스를 설명하는 완전한 VTR 아키텍처 파일이 생성된 상용 아키텍처에 VTR 구현(회선 배치 및 라우팅)에서 프로그래밍 비트스트림을 생성합니다.현재 여기에는 Xilinx Artix 및 Ratis ice40 FPGA 패밀리가 포함됩니다.이 도구는 주로 Google에 의해 개발되었습니다.
「 」를 참조해 주세요.
레퍼런스
- ^ Murray, Kevin E.; Petelin, Oleg; Zhong, Sheng; Wang, Jia Min; ElDafrawy, Mohamed; Legault, Jean-Philippe; Sha, Eugene; Graham, Aaron G.; Wu, Jean; Walker, Matthew J. P.; Zeng, Hanqing; Patros, Panagiotis; Luu, Jason; Kent, Kenneth B.; Betz, Vaughn (2020). "VTR 8: High Performance CAD and Customizable FPGA Architecture Modelling". ACM Transactions on Reconfigurable Technology and Systems. doi:10.1145/3388617. S2CID 218517896.
- ^ Luu, Jason; Ahmed, Nooruddin; Kent, Kenneth B.; Anderson, Jason; Rose, Jonathan; Betz, Vaughn; Goeders, Jeffrey; Wainberg, Michael; Somerville, Andrew; Yu, Thien; Nasartschuk, Konstantin; Nasr, Miad; Wang, Sen; Liu, Tim (2014). "VTR 7.0: Next Generation Architecture and CAD System for FPGAs". ACM Transactions on Reconfigurable Technology and Systems. 7 (2): 1–30. doi:10.1145/2617593. S2CID 14724049.
- ^ Rose, Jonathan; Luu, Jason; Yu, Chi Wai; Densmore, Opal; Goeders, Jeffrey; Somerville, Andrew; Kent, Kenneth B.; Jamieson, Peter; Anderson, Jason (2012). "The VTR project: Architecture and CAD for FPGAs from verilog to routing". Proceedings of the ACM/SIGDA international symposium on Field Programmable Gate Arrays - FPGA '12. p. 77. doi:10.1145/2145694.2145708. ISBN 9781450311557. S2CID 6971747.
- ^ "Berkeley logic interchange format (BLIF)". Oct Tools Distribution. 2: 197–247. 1992.
- ^ Murray, Kevin; Whitty, Scott; Liu, Suya; Luu, Jason; Betz, Vaughn (2015). "Timing-Driven Titan: Enabling Large Benchmarks and Exploring the Gap Between Academic and Commercial CAD". ACM Transactions on Reconfigurable Technology and Systems. 8 (2): 10. doi:10.1145/2629579. S2CID 17502221.
- ^ Nasartschuk, Konstantin; Herpers, Rainer; Kent, Kenneth B. (2012). "Visualization support for FPGA architecture exploration". 2012 23rd IEEE International Symposium on Rapid System Prototyping (RSP). pp. 128–134. doi:10.1109/RSP.2012.6380701. ISBN 978-1-4673-2789-3. S2CID 27165710.
- ^ Jamieson, Peter; Kent, Kenneth B.; Gharibian, Farnaz; Shannon, Lesley (2010). "Odin II - an Open-Source Verilog HDL Synthesis Tool for CAD Research". 2010 18th IEEE Annual International Symposium on Field-Programmable Custom Computing Machines. pp. 149–156. doi:10.1109/FCCM.2010.31. ISBN 978-1-4244-7142-3. S2CID 9780102.
- ^ "A system for sequential synthesis and verification". Berkeley A. B. C. 2009.
- ^ "VPR: A new packing, placement and routing tool for FPGA research". Field-Programmable Logic and Applications. Springer Berlin Heidelberg. 1997.
