메모리 컨트롤러

Memory controller

메모리 컨트롤러는 컴퓨터의 메인 메모리에서 송수신되는 데이터의 흐름을 관리하는 디지털 회로입니다.메모리 컨트롤러는 별도의 칩이거나 다른 칩에 내장될 수 있습니다.예를 들어, 같은 다이 또는 마이크로프로세서의 내장 부품으로 배치됩니다.후자의 경우, 통상, 통합 메모리 컨트롤러(IMC)라고 불립니다.메모리 컨트롤러는 메모리칩 컨트롤러(MCC)[1] 또는 메모리컨트롤러 유닛(MCU)[2]이라고도 불립니다.

메모리 컨트롤러의 일반적인 형태는 많은 운영 체제에서 가상 주소 지정을 구현하는 메모리 관리 장치(MMU)입니다.

이력

대부분의 최신 데스크톱 또는 워크스테이션 마이크로프로세서는 인텔, AMD 및 ARM 아키텍처를 기반으로 구축된 마이크로프로세서를 포함한 통합 메모리 컨트롤러(IMC)를 사용합니다.

K8(2003년경) 이전 AMD 마이크로프로세서는 메인보드의 노스브릿지에 메모리 컨트롤러를 실장하고 있었습니다.K8 이후 AMD는 내장 메모리 컨트롤러를 [3]채용했습니다.마찬가지로 Nehalem (2008년경)까지 인텔 마이크로프로세서는 메인보드의 노스브릿지에 실장된 메모리 컨트롤러를 사용했습니다.Nehalem 이후 내장 메모리 [4]컨트롤러로 전환.

내장 메모리 컨트롤러를 사용하는 마이크로프로세서의 다른 예로는 NVIDIA의 Fermi, IBM의 POWER5, Sun Microsystems의 UltraSPARC T1 등이 있습니다.

내장 메모리 컨트롤러는 메모리 레이텐시를 줄이는 등 시스템의 성능을 향상시킬 가능성이 있지만 마이크로프로세서를 특정 유형의 메모리에 잠가 새로운 메모리 테크놀로지를 지원하기 위해 재설계를 강요합니다.DDR2 SDRAM이 도입되었을 때 AMD는 새로운 Athlon 64 CPU를 출시했습니다.DDR2 컨트롤러를 탑재한 이들 신모델은 다른 물리 소켓(소켓 AM2)을 사용하고 있기 때문에 새로운 타입의 RAM용으로 설계된 메인보드에만 장착할 수 있습니다.메모리 컨트롤러가 온다이 상태가 아닌 경우는, 같은 CPU를 새로운 메인보드에 장착해, 노스 브릿지를 갱신할 수 있습니다.

DEC Alpha 21066 및 HP PA-7300LC와 같은 1990년대 일부 마이크로프로세서에는 내장 메모리 컨트롤러가 있었지만 성능 향상보다는 외장 메모리 컨트롤러의 필요성을 제거하여 시스템 비용을 절감하기 위해 구현되었습니다.

일부 CPU는 칩셋의 일부가 아닌 전용 외부 컴포넌트로 메모리 컨트롤러를 사용하도록 설계되어 있습니다.예를 들어 IBM POWER8은 DIMM 모듈에 탑재되어 메모리 버퍼, L4 캐시 칩 및 실제 메모리 컨트롤러 역할을 하는 외부 Centaur 칩을 사용합니다.센타우르 칩의 첫 번째 버전은 DDR3 메모리를 사용했지만 나중에 DDR4를 [5]사용할 수 있는 업데이트된 버전이 출시되었습니다.

목적

메모리 컨트롤러에는 DRAM 읽기/쓰기 및 DRAM '갱신'에 필요한 로직이 포함되어 있습니다.DRAM은 지속적으로 갱신하지 않으면 캐패시터가 1초(JEDEC 표준에 따라 64밀리초 이내) 내에 충전량을 누출하기 때문에 기록된 데이터를 잃게 됩니다.

DRAM에 대한 읽기 및 쓰기는 D램의 행 및 열 데이터 주소를 멀티플렉서 회로에 대한 입력으로 선택함으로써 이루어집니다.여기서 D램 상의 디멀티플렉서는 변환된 입력을 사용하여 올바른 메모리 위치를 선택하고 데이터를 반환하며, 이후 멀티플렉서를 통해 데이터를 통합하여 빨간색으로 만듭니다.작업에 필요한 버스 폭을 확보한다.

버스 폭은 메모리 셀과 통신하는 데 사용할 수 있는 병렬 회선의 수입니다.메모리 컨트롤러의 버스 폭은 이전 시스템에서는 8비트에서 더 복잡한 시스템 및 비디오 카드에서는 512비트까지 다양합니다(일반적으로 병렬로 동작하는4개의 64비트 동시 메모리 컨트롤러로 구현됩니다만, 일부 메모리 컨트롤러는 128비트 메모리 디바이스에 액세스하기 위해 "gang 모드"로 동작하도록 설계되어 있습니다)..

PowerQ에 내장된 메모리 컨트롤러 등 일부 메모리 컨트롤러UICC II 프로세서, 오류 검출 및 수정 하드웨어 [6]포함.

보안

일부 실험용 메모리 컨트롤러(대부분은 법적으로 데이터 보호가 필요한 서버 시장을 대상으로 함)에는 CPU 메모리 관리 [7]유닛에 의해 실행되는 첫 번째 수준의 주소 변환과 더불어 두 번째 수준의 주소 변환이 포함되어 있습니다.

특정 인텔 Core 프로세서에 내장된 메모리 컨트롤러는 메인 메모리에 입력된 사용자 데이터를 의사 랜덤 [8][9]패턴으로 변환하는 기능으로서 메모리 스크램블링도 제공합니다.

메모리 스크램블링(암호화 이론)은 다양한 유형의 콜드 부트 공격을 효과적으로 무효화함으로써 DRAM 데이터 잔량에 기초한 법의학 및 리버스 엔지니어링 분석을 방지합니다.현재의 관행에서는 이것이 달성되지 않았다.

단, 메모리 스크램블링은 DRAM과 관련된 전기적 문제에 대처하기 위해 설계되어 있습니다.2010년대 후반의 메모리 스크램블링 규격에서는 보안상의 문제나 문제를 수정하거나 예방할 수 없습니다.2010년대의 메모리 스크램블링 규격은 암호화적으로 안전하거나 공개 소스 또는 공개 리비전 또는 [10]분석에 개방되어 있지 않습니다.

ASUS 와 인텔 에는, 독자적인 메모리 스크램블링 규격이 있습니다.현재 ASUS 메인보드는 사용자가 사용할 메모리 스크램블링 표준(ASUS 또는 Intel)을 선택하거나 이 기능을 완전히 끌지 여부를 선택할 수 있도록 되어 있습니다.

변종

더블 데이터 레이트 메모리

DDR 메모리 컨트롤러는 DDR SDRAM을 구동하기 위해 사용됩니다.DDR SDRAM은 시스템 메모리 클럭의 상승 에지 및 하강 에지 모두에서 데이터가 전송됩니다.DDR 메모리 컨트롤러는 단일 데이터 레이트[citation needed] 컨트롤러에 비해 훨씬 복잡하지만 메모리 셀의 클럭 레이트나 버스 폭을 늘리지 않고 2배의 데이터 전송을 가능하게 합니다.

멀티채널 메모리

주요 기사:멀티채널 메모리 아키텍처

멀티채널 메모리컨트롤러는 메모리컨트롤러로 메모리컨트롤러가 병렬로 접근할 수 있도록 DRAM 디바이스가 여러 개의 다른 버스로 분리되어 있습니다.이로 인해 버스의 이론상 대역폭이 채널 수의 배수로 증가합니다.모든 DRAM 셀의 채널이 이상적인 솔루션이지만 와이어 수, 회선 캐패시턴스 및 병렬 액세스 회선의 길이가 동일해야 하기 때문에 채널을 추가하는 것은 매우 어렵습니다.

풀 버퍼 메모리

주요 기사:풀버퍼 DIMM

풀버퍼 메모리시스템에서는 모든 메모리모듈에 메모리버퍼 디바이스(풀버퍼 RAM을 사용하는 경우 FB-DIMM이라고 불립니다)를 배치하고 있습니다.기존 메모리 컨트롤러 디바이스와는 달리 메모리 컨트롤러에 대한 시리얼 데이터 링크를 이전 RAM 설계에 사용된 병렬 링크 대신 사용합니다.이것에 의해, 메모리 디바이스를 메인보드에 배치하는 데 필요한 와이어의 수(사용하는 레이어의 수가 적어지기 때문에, 1개의 보드에 배치할 수 있는 메모리 디바이스의 수가 증가해, 지연이 증가합니다(메모리 로케이션에의 액세스에 필요한 시간).이 증가는 DRAM 셀에서 읽어낸 병렬 정보를 FB-DIMM 컨트롤러에서 사용되는 시리얼 형식으로 변환하고 메인보드 메모리 컨트롤러에서 병렬 형식으로 되돌리는 데 시간이 걸리기 때문입니다.

이론적으로 FB-DIMM의 메모리 버퍼 장치는 모든 DRAM 셀에 액세스할 수 있도록 구축될 수 있으며, 메모리 셀에 의존하지 않는 메모리 컨트롤러 설계를 가능하게 하지만 이 기술은 아직 초기 단계이기 때문에 아직 입증되지 않았습니다.

플래시 메모리 컨트롤러

주요 기사:플래시 메모리 컨트롤러

USB 플래시 드라이브나 솔리드 스테이트 드라이브와 같은 많은 플래시 메모리 장치에는 플래시 메모리 컨트롤러가 포함되어 있습니다.플래시 메모리는 본질적으로 RAM보다 액세스 속도가 느리고 수백만 번의 쓰기 사이클이 지나면 사용할 수 없게 되는 경우가 많기 때문에 일반적으로 RAM 애플리케이션에 적합하지 않습니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ Comptia A+ Certification Exam Guide, 제7판, Mike Meyers의 용어집, 1278페이지 하단의 "CPU로부터의 메모리 요구를 처리하는 칩"
  2. ^ Neat, Adam G. (2003-12-04). Maximizing Performance and Scalability with IBM WebSphere. ISBN 9781590591307. Retrieved 6 February 2015.
  3. ^ Vries, Hans de. "Chip Architect: AMD's Next Generation Micro Processor's Architecture". www.chip-architect.com. Retrieved 2018-03-17.
  4. ^ Torres, Gabriel (2008-08-26). "Inside Intel Nehalem Microarchitecture". Hardware Secrets. p. 2. Retrieved 7 September 2017.
  5. ^ Prickett Morgan, Timothy (2016-10-17). "IBM Brings DDR4 Memory To Bear On Power Systems". IT Jungle. p. 1. Retrieved 2017-09-07.
  6. ^ "메모리 컨트롤러"
  7. ^ 이는 (시스템 및/또는 사용자) RAM 메모리 영역에서 비트를 사용하여 임의 코드 실행을 거부하는 것과는 별도로 운영체계가 더 나은 보호를 제공할 수 있다는 점에서 보안 기능입니다.John Carter, Wilson Hsieh, Leigh Stoller, Mark Swansony, Lixin Zhang 등「임펄스: 보다 스마트한 메모리 컨트롤러 구축"
  8. ^ "2nd Generation Intel Core Processor Family Desktop, Intel Pentium Processor Family Desktop, and Intel Celeron Processor Family Desktop" (PDF). June 2013. p. 23. Retrieved 2015-11-03.
  9. ^ "2nd Generation Intel Core Processor Family Mobile and Intel Celeron Processor Family Mobile" (PDF). September 2012. p. 24. Retrieved 2015-11-03.
  10. ^ Igor Skochinsky (2014-03-12). "Secret of Intel Management Engine". SlideShare. pp. 26–29. Retrieved 2014-07-13.

외부 링크