자일렉스 FPGA 목록

List of Xilinx FPGAs

이 문서에는 공식 사양을 바탕으로 Xilinx의 FPGA(Field Programmable Gate Array) 장치에 대한 일반적인 정보가 수록되어 있다.

용어.

아래 표의 필드는 다음을 설명한다.

  • 모델 – Xilinx에서 할당한 장치의 마케팅 이름.
  • 출시 – 제품이 발표된 날짜.
  • 하위 모델 – 일부 FPGA 모델에는 여러 개의 하위 모델이 있다.
  • 플립 플롭(K) – FPGA 패브릭에 내장된 플립 플롭 수입니다.
  • LUT(K) – FPGA 패브릭에 포함된 조회 테이블 수입니다.
  • DSP 슬라이스 – FPGA 패브릭에 포함된 디지털 신호 프로세서 슬라이스 수입니다.
  • 피크 DSP 성능(GMAC/s) – FPGA 패브릭에 내장된 디지털 신호 프로세서가 수행할 수 있는 초당 최대 곱셈 계산 작업 수입니다.이것은 이론적으로 가장 좋은 경우다.
  • PCIe – 장치가 외부 시스템에 연결된 버스
  • 최대 분산 RAM(Mb)[1] – LUT 내의 RAM
  • Total Block RAM(Mb) – LUT에 통합되지 않은 On-chip RAM.
  • UltraRAM(Mb) – Zynq UltraScale+ FPGA 라인과 함께 도입된 RAM의 추가 블록.UltraRAM은 장시간 동안 전원이 꺼질 수 있다.[2]

모델명

대부분의 장치의 모델명은 그 크기를 어느 정도 나타내지만, 사용된 정확한 체계는 시간이 지남에 따라 달라졌다.

  • 첫 번째 XC2064인 XCilinx 장치는 포함된 64개의 CLB의 이름을 따서 명명되었다.
  • 그 후, Xilinx는 장치 용량의 대략적인 근사치를 등가 게이트 카운트에 포함하기 시작했다(대규모 벤치마크 설계 말뭉치를 표준 게이트 라이브러리와 특정 FPGA 장치에 합성하여 측정한 후, 그것으로부터 대략적인 변환 계수를 도출한다).
    • XC2018 및 모든 XC3000 장치는 게이트 수를 100으로 나눈 값(즉, 100으로 나눈 값)을 사용한다.XC3020은 2000개의 관문과 대략 동등한 것으로 간주)[3]
    • XC4000, XC5200, XC6200, Spartan, Spartan-II, Spartan-3 (all kinds), Virtex, and Virtex-II (except for Virtex-II Pro) devices use the gate count divided by 1000 (ie. XC4003 is considered roughly equivalent to 3000 gates, XC3S5000 is considered roughly equivalent to 5 million gates).그러나 기기 제품군은 모델 이름에 변환 계수의 하한, 평균 또는 고한 값을 사용하는지 여부에 따라 다르다(예: XC4003은 데이터시트에 열거된 추정 2000-5000 게이트 범위의 평균을 사용하는 반면 기능적으로 동일한 XCS05는 이 범위의 하한 값을 사용한다).
  • 대신 Virtex-II Pro 및 Virtex-4 장치는 "동일한 논리 셀" 메트릭을 1000으로 나눈 값(XC4)을 사용하기 시작했다.VLX60은 로직 셀 6만 개에 상당하는 것으로 간주된다.로직 셀은 명목상으로는 플립플롭과 짝을 이룬 단순한 4입력 LUT이다.로직 카운트는 베어 LUT에 비해 하드 CLB 로직의 추가 용량을 설명하기 위해 장치의 LUT 카운트에 임의 유효계수 1.125를 곱하여 구한다.[4]
  • Virtex-5/6, Spartan-6, 7 시리즈(Zynq-7000 제외)는 동일한 메트릭스를 계속 사용하지만, 4 입력 LUT에서 6 입력 LUT로 업그레이드했기 때문에 유효계수가 1.6으로 업데이트되었다.
  • UltraScale 장치는 처음에는 동일한 "동일한 논리 셀" 메트릭을 사용했지만 모델 이름(즉, 모델 이름)에 대해 10000으로 나누었다.XCVU440은 4400,000개의 로직 셀)과 동등한 것으로 간주되며 CLB 업그레이드로 인해 유효 계수가 1.75로 업데이트된다.그러나 마케팅상의 이유로, 이후 버전의 UltraScale 데이터 시트는 대신 2.1875의 부풀린 변환 계수를 사용하여 "시스템 로직 셀"이라는 새로운 측정 지표로 장치 용량을 측정하기 시작했다.이는 모델 이름이 현재 데이터 시트에 나열된 장치 용량 측정과 무관해 보이게 한다.[5]
  • Zynq-7000, UltraScale+ 및 Versal 장치는 모델 이름에 논리 용량을 직접 내장하여 명칭을 다소 임의로 할당하는 아이디어를 포기한다.

시리즈 개요

세대 가족 발사하다 과정 내부 동작 전압 메모들
XC2000 XC2000 1985 2000nm[6] 5V 원래 FPGA 제품군.이것과 몇 개의 다음 세대는 원래 LCA(Logic Cell Array) 장치라고 불렸으나, 이후 점차 FPGA가 선호되는 용어가 되었다.
XC2000L 1993[7] 3.3V XC2000의 저전압 버전
XC3000 XC3000 1988 1200nm[6] 5V 로직 셀 개선, FPGA 내 3개 상태 버스 지원 추가
XC3000A 1993 800nm[3] 더 많은 기능을 갖춘 XC3000
XC3000L 1993 3.3V XC3000A의 저전압 버전
XC3100 1992 800nm[8] 5V XC3000의 빠른 버전
XC3100A 1994[9] 500nm XC3000A의 빠른 버전
XC3100L 1995[10] 3.3V XC3000L의 빠른 버전
XC4000 XC4000 1991 5V 향상된 로직 셀, 분산 RAM 지원, 캐리어 체인 및 JTAG 지원 기능
XC4000A 1991 5V 적은 라우팅 리소스, 작은 칩으로 XC4000
XC4000D 1994[11] 5V XC4000과 동일하지만 비기능 RAM 포함
XC4000H 1993 5V 더 많지만 기능이 떨어지는 IO 셀이 있는 XC4000(핀 수가 더 많은 경우)
XC4000E 1995[12] 500nm[13] 5V 기능이 향상된 XC4000 업그레이드
XC4000L 1995[10] 3.3V XC4000E의 저전압 버전
XC4000EX 1996[14] 500nm 5V 더 큰 장치를 위한 라우팅 리소스가 더 많은 XC4000E 업그레이드
XC4000XL 1997 350nm[15] 3.3V XC4000EX의 저전압 버전
XC4000XLA 1998[16] 350nm,[16] 250nm[15] 3.3V XC4000XL 업그레이드 및 기능 향상
XC4000XV 1998 250nm[15] 2.5V 라우팅 리소스가 더 많은 XC4000XLA 모델(대형 칩의 경우)
스파르타 1998 500nm, 350nm[17] 5V 기능적으로 XC4000E와 동일하며 로우엔드 부품으로 리브랜딩됨
스파르타 XL 1998[16] 350nm,[16] 250nm[17] 3.3V 더 많은 기능을 갖춘 스파르타 업그레이드
XC5200 XC5200 1994 600nm 5V 맨 뼈 논리 셀이 있는 로우엔드 FPGA 제품군
XC5200L 500nm 3.3V XC5200의 저전압 버전
XC6200 1995[12] 650nm 5V 단순 로직 셀(LUT가 아닌)을 기반으로 하는 특이한 FPGA로 CPU와 함께 사용되며 즉각적인 재구성에 최적화되었다.Xilinx에 의해 완전히 문서화된 구성 형식을 가진 유일한 FPGA.
XC8100 1995[12] 5V나 3V.3V RAM 대신 1회 프로그래밍 가능한 부동액 저장소를 사용하여 매우 특이한 게이트 해역 FPGA.1996년 급속히 중단됨.[18]
버텍스 버텍스 1998[19] 220nm[13] 2.5V 향상된 LUT4 기반 로직 셀, DLL을 특징으로 하는 최초의 Xilinx FPGA 제품군 및 블록 RAM
스파르타-II 2000 Virtex와 동일하며, 로우엔드 부품으로 판매됨
버텍스 E 1999 180nm 1.8V 더 많은 블록 RAM, 더 많은 DLL 및 향상된 입출력 셀로 Virtex 업그레이드(차등 입출력 지원 포함)
비르텍스 EM 2000 Virtex E처럼, 그러나 더 많은 블록 RAM과
스파르타-IE 2001[20] Virtex E와 동일하지만 일부 블록을 사용할 수 없는 경우
비르텍스-Ⅱ 비르텍스-Ⅱ 2001 150nm 1.5V 부분 재구성 및 하드 멀티플라이어를 갖춘 최초의 Xilinx FPGA 제품군 DDR 입출력 지원, DLL이 훨씬 더 기능적인 DCM으로 대체됨
비르텍스-II 프로 2002 130nm[21] 1.2V 1세대 멀티기가비트 트랜시버(3.125Gbit/s, Rocket으로 판매)를 탑재한 Virtex-II 업그레이드IO™) 및 내장형 PPC405 코어
비르텍스-II 프로 X 2003[22] Virtex-II Pro(다중 기가비트 송수신기 업그레이드 포함)(로켓)IO X, 6.25Gbit/s)
스파르타 3호 스파르타 3호 2003 90nm[17] 1.2V Virtex-II의 로우엔드 단순화된 버전
스파르타 3E 2004[23] Spartan-3 업그레이드 - 하드 멀티플라이어 및 DCM은 개선되었지만 IO 셀은 감소
스파르타 3A 2006 향상된 블록 RAM(바이트 사용 가능) 및 IO 셀로 스파르타-3E 업그레이드
스파르타 3호A의 2007 SPI 플래시가 통합된 Spartan-3A 버전(동일한 패키지 내에서 별도의 다이)으로 외부 비트스트림 스토리지 필요 없음
스파르타 3A DSP 단순화된 하드 멀티플라이어를 대체하는 새로운 DSP 셀(Virtex-5 기반이지만 단순화된)로 스파르타-3A 업그레이드
비르텍스-4 2004 90nm 1.2V 간단한 하드 멀티플라이어를 대체하는 DSP 셀 도입, 모든 IO 셀에 단순한 Serdes 기능 추가, 부분 재구성 지원 개선
비르텍스-4 LX 기본 "로직 최적화" 버전
비르텍스-4 SX DSP에 최적화된 버전의 Virtex-4: LX와 동일한 기능을 제공하지만 DSP 대 로직 비율이 훨씬 높음
비르텍스-4 FX 내장형 하드 PPC405 코어, 이더넷 MAC 블록 및 다중 기가비트 트랜시버(6.5Gbit/s)가 장착된 Virtex-4
비르텍스-5 2006 65나노 1.0V 새로운 LUT6 기반 논리 셀, 새로운 블록 RAM 셀(36kbit, 2×18kbit로 분할 가능), 새로운 DSP 셀, DCM 블록 외에 새로운 PL 블록 추가
비르텍스-5 LX 기본 "로직 최적화" 버전
비르텍스-5 LXT LX(로켓) 위에 멀티 기가비트 송수신기 지원 추가IO GTP 트랜스시버, 3.75Gbit/s), 하드 PCI Express(Gen1 ×8) 및 기가비트 이더넷 MAC 블록 추가
비르텍스-5 SXT DSP에 최적화된 버전의 Virtex-5: LXT와 동일한 기능을 제공하지만 DSP 대 로직 비율이 훨씬 높음
비르텍스-5 FXT Virtex-5, GTX 트랜스시버(6.5Gbit/s) 및 하드 PPC440 코어 포함
비르텍스-5 TXT 2009 송수신기에 최적화된 버텍스-5 버전: GTX 송수신기 다량 보유(PPC 코어 없음)
비르텍스-6 2009 40nm 0.9V 또는 1.0V DCM 블록을 MMCM 블록(기존 PL 블록의 개선된 버전), 로직, DSP, 블록 RAM, IO 셀에 대한 사소한 개선 사항으로 대체
비르텍스-6 LX 기본 "로직 최적화" 버전
버텍스-6 LXT LX(GTX 송수신기, 최대 6.6Gbit/s) 위에 멀티 기가비트 송수신기 지원 추가, 하드 PCI Express(2세대 ×8) 및 기가비트 이더넷 MAC 블록 추가
비르텍스-6 SXT DSP에 최적화된 버전의 Virtex-6; LXT와 동일한 기능을 제공하지만 DSP 대 로직 비율이 훨씬 높음
비르텍스-6 HXT 송수신기에 최적화된 버텍스-6 버전: GTX 송수신기를 GTH 송수신기로 대체(11.2Gb/s)
비르텍스-6 CTXT LXT와 동일하지만 일부 트랜스시버와 하드 PCI Express/Ethernet MAC 블록이 비활성화됨
스파르타-6 스파르타-6 LX 2009 45nm 1.0V 또는 1V.2V A low-end family built from an amalgamation of Spartan-3A and Virtex-6 features; has a LUT6-based logic cell, slightly improved Spartan-3A DSP cell, 18kbit block RAMs (splittable into 2×9kbit), improved DCM blocks, PLL blocks, IO blocks with serdes support; also has a new hard memory controller block
스파르타-6 LXT 다중 기가비트 트랜스시버(GTP, 3.2Gbit/s) 및 하드 PCI 익스프레스(1세대 ×1) 블록이 포함된 스파르타-6 버전
7 시리즈 2010 28nm 0.9V, 0.95V 또는 1.0V Virtex-6 제품군의 후속 제품으로서, 몇 가지 예외를 제외하고 본질적으로 동일한 셀로 만들어지는 여러 개의 별도 판매 서브 패밀리가 있음; IO 셀은 HR(하이 레인지, 3.3V 지원 셀)과 HP(고성능, DCI 기능이 있는 1.8V 지원 셀)의 두 가지 변형으로 분리됨
스파르타 7호 2017 로우엔드 로직 최적화 부품, HRIO 기능 및 특수 블록 없음, 여러 부품이 트랜스시버가 비활성화된 Artix 부품과 동일함
아르틱스-7 2010 로우엔드 부품, 특징 HRIO, GTP 송수신기(6.6Gbit/s), PCI-Express 하드 블록(2.1 ×4)
킨텍스로7번길 2010 중간 부품, HRIO 및 HPIO, GTX 송수신기(12.5Gbit/s), PCI-Express 하드 블록(2.1 ×8)
비르텍스-7 2010 고급 부품, HPIO 및 때로는 HRIO, GTX 또는 GTH 트랜스시버(13.1 Gbit/s), PCI-Express 하드 블록(2.1 ×8 또는 3세대 ×8)
버텍스-7 3D 2011 첫 번째 FPGA는 한 패키지에 다중 다이로 만들어졌으며, 매우 빠르고 광범위한 인터포저 인터커넥트를 위해 특수 인터포저 다이(die)를 사용했으며, 기본적으로 여러 "슈퍼 로직 영역"(SLR)으로 구성된 단일 통합 장치로 표시됨
비르텍스-7 HT 2012 동일한 패키지에 별도의 다이(die)를 통해 특수 초고속 GTZ 트랜스시버(28.05Gbit/s)를 추가하는 Virtex-7 3D 버전
진크 7000 2011 ARM Cortex-A9 기반 시스템으로서 Artix-7 또는 킨텍스-7 FPGA와 통합된 칩 기반의 단일 다이 시스템
울트라스케일 2013[24] 20nm 0.9V, 0.95V 또는 1.0V A successor to 7 Series focused on scalability; features a new distributed clock distribution system as well as upgraded logic, DSP, and block RAM cells; hard blocks include the GTH transceivers (16.3 Gbit/s), GTY transceivers (30.5 Gbit/s), PCI Express (Gen3 ×8) blocks, 100G Ethernet MAC, 150G Interlaken blocks
킨텍스 울트라스케일 2013 미들엔드 부품
버텍스 울트라스케일 2014 고급 부품
울트라스케일+ 2015 16nm 0.72V, 0.85V 또는 0.9V 더 빠른 GTY 트랜시버(32.75Gbit/s)와 향상된 하드 블록(PCI Express Gen3 ×16 또는 4세대 ×8)으로 UltraScale 업그레이드, HR IO가 없어지고 더 단순한 HD(고밀도) IO로 대체됨, 일부 부품에 새로운 UltraRAM(288kbit RAM) 블록이 적용됨
Artix UltraScale+ 2021 로우엔드 부품
킨텍스 울트라스케일+ 2015 미들엔드 부품
버텍스 울트라스케일+ 2016 고급 부품
버텍스 울트라스케일+ 58G 새로운 GTM 트랜스시버(58Gbit/s PAM4) 기능
Virtex UltraScale+ HBM 동일한 패키지에 포함된 고대역폭 메모리와 FPGA 다이 내부에 통합된 하드 메모리 컨트롤러 기능
진크 울트라스케일+ MPSoC 2015 같은 다이에 킨텍스 울트라스케일+FPGA와 통합된 칩 기반의 ARM Cortex-A53 기반 시스템
진크 울트라스케일+ RFSoC 2017 MPSoC와 유사하지만 고속 라디오용 RF-DAC 및 RF-ADC 블록(5G 기술)을 추가한다.
알베오 2018 알베오는 일부 킨텍스/비르텍스/진크 기기와 동일한 울트라스케일+시리즈 FPGA에 구축돼 있지만 명목상으로는 구별되는 칩 모델로 꼽힌다.
베르살 2019 7nm 0.7V, 0.8V 또는 0.88V ARM Cortex-A72 기반 시스템 - 새로운 버전의 FPGA 패브릭(새 로직, DSP 및 블록 RAM 셀 포함), 하드 DDR 메모리 컨트롤러 및 모든 부품을 서로 연결하는 네트워크 온 칩(NoC)
베르살 프라임 2019 기본 Versal 부품
베르살 AI 코어 2019 AI 엔진 코어 기능
베르살 프리미엄 하드 블록의 고대역폭 버전 기능

참고: 초기 FPGA 장치(Virtex 이전)에 대한 프로세스 정보가 부정확할 수 있으며, 모델 이름을 변경하지 않은 상태에서 기기가 다이 수축될 수 있기 때문에 위에 나열된 프로세스가 특정 장치를 제조한 유일한 프로세스는 아닐 수 있다.

초기 FPGA 장치

XC2000

XC2000 기기에는 다음과 같은 사용자 프로그래밍 가능한 블록이 있다.[25]

  • CLB(Configable Logic Blocks): 각 CLB는 2개의 3입력 LUT로 구성되는데, LUT 출력(이 출력물을 4입력 LUT 하나로 결합하는 데 사용할 수 있음)과 1개의 플립플롭(비동기 세트 및 재설정 기능 포함)으로 구성된다.
  • 사용자 I/O 블록: 각 사용자 I/O 핀은 입력 버퍼, 입력 플립 플롭 및 트라이 상태 출력 버퍼로 구성된 I/O 블록과 연결됨
  • 크리스탈 오실레이터 앰프 1개
  • 글로벌 시계 버퍼 2개
모델 CLBs 사용자 I/O(최대)
XC2064, XC2064L 64 (8×8) 58
XC2018, XC2018L 100 (10×10) 74

참고: 사용 가능한 사용자 I/O 양은 칩 패키징에 따라 다양함.

XC3000

XC3000 기기에는 다음과 같은 사용자 프로그래밍 가능한 블록이 있다.[26]

  • CLB(Configable Logic Blocks): 각 CLB는 2개의 4입력 LUT로 구성되는데, LUT 출력(이 출력물을 5입력 LUT 하나로 결합하는 데 사용할 수 있음)과 2개의 플립플롭(비동기 설정 또는 재설정 기능 포함)으로 구성된다.
  • 사용자 I/O 블록: 각 사용자 I/O 핀은 입력 버퍼, 입력 플립 플롭, 3 상태 출력 버퍼 및 출력 플립 플롭으로 구성된 I/O 블록과 연결됨
  • 3개 상태 버퍼가 있는 FPGA 내 3개 상태 버스
  • 크리스탈 오실레이터 앰프 1개
  • 글로벌 시계 버퍼 2개
모델 CLBs 사용자 I/O(최대) 트라이스테이트 버스 버스당 3개 상태 버퍼 수
XC3020, XC3020A, XC3020L, XC3120, XC3120A 64 (8×8) 64 16 9
XC3030, XC3030A, XC3030L, XC3130, XC3130A 100 (10×10) 80 20 11
XC3042, XC3042A, XC3042L, XC3142, XC3142A, XC3142L 144 (12×12) 96 24 13
XC3064, XC3064A, XC3064L, XC3164, XC3164A 224 (16×14) 120 32 15
XC3090, XC3090A, XC3090L, XC3190, XC3190A, XC3190L 320 (16×20) 144 40 17
XC3195, XC3195A 484 (22×22) 176 44 23

참고: 사용 가능한 사용자 I/O 양은 칩 패키징에 따라 다양함.

XC4000, 스파르타

XC4000 및 스파르타 장치에는 다음과 같은 사용자 프로그래밍 가능한 블록이 있다.[27][28][29][30]

  • CLB(Configable Logic Blocks), 각 CLB는 다음을 포함한다.
    • 16×2비트 또는 32×1비트 구성에서 분산 RAM으로 사용할 수 있는 4입력 LUT(F 및 G) 2개(XC4000D 장치 제외)
    • F와 G 출력을 조합할 수 있는 3-입력 LUT(H) (예를 들어, 5-입력 LUT 구현)
    • 플립플롭 2개(클록 활성화 및 비동기 설정 또는 재설정 포함)
    • 연쇄 논리를 펴다
  • 사용자 I/O 블록(사용자 I/O 핀당 하나씩):
    • 입력 버퍼
    • 3개 상태 출력 버퍼
    • 프로그램 가능한 풀업 또는 풀다운
    • 입력 플립플롭(XC4000H 장치 제외)
    • 출력 플립 플롭(XC4000H 장치 제외)
    • 선택적 지연 요소
    • 고속 캡처 래치(일부 장치의 경우)
    • 출력 멀티플렉서(일부 장치)
  • 모서리 디코더(본질적으로 넓은 AND 게이트)
  • 3개 상태 버퍼가 있는 FPGA 내 3개 상태 버스
  • 글로벌 시계 버퍼
  • 기타 구성 논리(시작 및 리드백 제어, 사용자 지정 사용자 JTAG opcode를 허용하는 경계 스캔 논리)
XC4000 패밀리 피쳐 비교
가족 분산 RAM H-LUT 입력 CLB 플립 플롭 기능 IOB 기능 시계 버퍼
XC4000, XC4000A 비동기적 1×F, 1×G, 1×일반 라우팅 플립플롭 입력 및 출력 플립플롭 기본 글로벌 버퍼 4개 + 보조 글로벌 버퍼 4개
XC4000H 슬리퍼 샌들 없음
XC4000D 없는 입력 및 출력 플립플롭
XC4000E, XC4000L, 스파르타 동기식 또는 비동기식 쓰기, 비동기식 읽기 F, G, 일반 라우팅의 3배 이상 선택 가능 클럭이 활성화된 입력 및 출력 플립플롭
XC4000EX, XC4000XL, XC4000XLA, XC4000XV 플립플롭 또는 래치 클럭 활성화, 고속 캡처 래치, 출력 멀티플렉서 포함 입력 및 출력 플립플롭 글로벌 버퍼 8개, 저소음 버퍼 8개, 얼리 클럭 버퍼 8개, 고속 버퍼 8개
스파르타 XL 글로벌 저소음 버퍼 8개
모델 가족 CLBs 사용자 I/O(최대)
XC4002A XC4000A 64 (8×8) 64
XC4002XL XC4000XL 64 (8×8) 64
XC4003 XC4000 100 (10×10) 80
XC4003A XC4000A 100 (10×10) 80
XC4003H XC4000H 100 (10×10) 160
XC4003E XC4000E 100 (10×10) 80
XCS05 스파르타 100 (10×10) 77
XCS05XL 스파르타 XL 100 (10×10) 77
XC4004A XC4000A 144 (12×12) 96
XC4005 XC4000 196 (14×14) 112
XC4005A XC4000A 196 (14×14) 112
XC4005H XC4000H 196 (14×14) 192
XC4005E XC4000E 196 (14×14) 112
XC4005L XC4000L 196 (14×14) 112
XC4005XL XC4000XL 196 (14×14) 112
XCS10 스파르타 196 (14×14) 112
XCS10XL 스파르타 XL 196 (14×14) 112
XC4006 XC4000 256 (16×16) 128
XC4006E XC4000E 256 (16×16) 128
XC4008 XC4000 324 (18×18) 144
XC4008E XC4000E 324 (18×18) 144
XC4010 XC4000 400 (20×20) 160
XC4010D XC4000D 400 (20×20) 160
XC4010E XC4000E 400 (20×20) 160
XC4010L XC4000L 400 (20×20) 160
XC4010XL XC4000XL 400 (20×20) 160
XCS20 스파르타 400 (20×20) 160
XCS20XL 스파르타 XL 400 (20×20) 160
XC4013 XC4000 576 (24×24) 192
XC4013D XC4000D 576 (24×24) 192
XC4013E XC4000E 576 (24×24) 192
XC4013L XC4000L 576 (24×24) 192
XC4013XL XC4000XL 576 (24×24) 192
XC4013XLA XC4000XLA 576 (24×24) 192
XCS30 스파르타 576 (24×24) 192
XCS30XL 스파르타 XL 576 (24×24) 192
XC4020E XC4000E 784 (28×28) 224
XC4020XL XC4000XL 784 (28×28) 224
XC4020XLA XC4000XLA 784 (28×28) 224
XCS40 스파르타 784 (28×28) 205
XCS40XL 스파르타 XL 784 (28×28) 205
XC4025E XC4000E 1024 (32×32) 256
XC4028EX XC4000EX 1024 (32×32) 256
XC4028XL XC4000XL 1024 (32×32) 256
XC4028XLA XC4000XLA 1024 (32×32) 256
XC4036EX XC4000EX 1296 (36×36) 288
XC4036XL XC4000XL 1296 (36×36) 288
XC4036XLA XC4000XLA 1296 (36×36) 288
XC4044XL XC4000XL 1600 (40×40) 320
XC4044XLA XC4000XLA 1600 (40×40) 320
XC4052XL XC4000XL 1936 (44×44) 352
XC4052XLA XC4000XLA 1936 (44×44) 352
XC4062XL XC4000XL 2304 (48×48) 384
XC4062XLA XC4000XLA 2304 (48×48) 384
XC4085XL XC4000XL 3136 (56×56) 448
XC4085XLA XC4000XLA 3136 (56×56) 448
XC40110XV XC4000XV 4096 (64×64) 448
XC40150XV XC4000XV 5184 (72×72) 448
XC40200XV XC4000XV 7056 (84×84) 448
XC40250XV XC4000XV 8464 (92×92) 448

참고: 사용 가능한 사용자 I/O 양은 칩 패키징에 따라 다양함.

XC5200

XC5200 장치에는 다음과 같은 사용자 프로그래밍 가능한 블록이 있다.[31]

  • CLB(Configable Logic Blocks): 각 CLB는 4 LC(로직 셀)로 구성된다.각 논리 셀은 1개의 4입력 LUT, 운반 체인 멀티플렉서 및 1개의 플립 플롭(클록 활성화 및 비동기 재설정 포함)으로 구성된다.또한 CLB에는 인접한 LC의 출력을 결합할 수 있는 전용 멀티플렉서 2개가 있다(다른 용도 중에서도 4입력 LUT를 5입력 LUT로 효과적으로 결합하기 위해 사용할 수 있다).
  • 사용자 I/O 블록: 각 사용자 I/O 핀은 입력 버퍼와 3-상태 출력 버퍼로 구성된 I/O 블록과 연결됨
  • 3개 상태 버퍼가 있는 FPGA 내 3개 상태 버스
  • 크리스탈 오실레이터 앰프 1개
  • 글로벌 시계 버퍼 4개(각 코너에 하나씩)
  • 기타 구성 논리(시작 및 리드백 제어, 사용자 지정 사용자 JTAG opcode를 허용하는 경계 스캔 논리)
모델 CLBs 사용자 I/O(최대)
XC5202, XC5202L 64 (10×10) 84
XC5204 120 (10×12) 124
XC5206, XC5206L 196 (14×14) 148
XC5210 324 (18×18) 196
XC5216, XC5216L 484 (22×22) 244

참고: 사용 가능한 사용자 I/O 양은 칩 패키징에 따라 다양함.

XC6200

XC6200 제품군은 몇 가지 면에서 이례적이다.[32]

  • 설계가 항상 전체 장치를 차지하고 한 번 합성된 다음 대개 플래시 저장소에 저장되는 다른 초기 FPGA와는 달리 XC6200은 임의의 소형 청크(단일 로직 셀까지)로 동적으로 재구성할 수 있으며, 실시간으로 설계의 일부를 수정할 수 있는 외부 CPU와 함께 사용되도록 되어 있다.
  • 로직은 LUT를 기반으로 하지 않는다. 대신, 모든 로직 셀은 입력이 반전되거나 상수에 연결될 수 있는 2:1 MUX와 플립 플롭으로 구성된다.
  • 라우팅 구조는 16×16 셀 타일과 4×4 셀 블록으로 만들어진 장치로, 완전히 문서화되어 있으며, 특이하게 단순하고 계층적이다.
  • 마찬가지로 구성 데이터 형식도 데이터 시트에 완전히 문서화되어 사용자가 벤더 도구를 사용하지 않고도 논리 설계를 생성할 수 있도록 허용([32]그리고 권장)함
  • 회로의 미사용 영역에 해당하는 구성 RAM의 부분은 관련 없는 데이터 저장에 사용하도록 명시적으로 허용된다.
모델 논리세포 IOBs 구성 RAM(비트) 메모들
XC6209 2304 (48×48) 192 36K 생산에 도달했는지 불분명하게 계획된 제품으로 나열됨
XC6216 4096 (64×64) 256 65K
XC6236 9216 (96×96) 384 147K 생산에 도달했는지 불분명하게 계획된 제품으로 나열됨
XC6264 16384 (128×128) 512 262K 생산에 도달했는지 불분명하게 계획된 제품으로 나열됨

XC8100

XC8100 제품군은 몇 가지 면에서 이례적이다.[32]

  • 구성 저장소는 다른 FPGA(램 셀을 사용하고 전원을 켤 때 구성을 다시 업로드해야 함)와 CPLD(비휘발성이지만 다중 시간 프로그래밍 가능한 EPROM/EEPROM/플래시 저장소를 사용함)와는 달리 1회 프로그래밍 가능한 항이푸스로 만들어진다.
  • 이 논리는 LUT를 기반으로 하지 않는다. 대신 장치는 4개의 일반 입력(+1 캐스케이드 입력), 1개의 일반 출력(+1 캐스케이드 출력)을 가진 로직 셀로 구성되며, AND 게이트 또는 제품 총합으로 구성될 수 있으며, 입력을 반전시키거나 상수에 묶을 수 있다.이 배열은 특별한 경우로서 단일 셀 내에 2입력 MUX 또는 D 래치를 구성하거나 D 래치로 구성된 두 셀을 결합하여 D 플립플롭을 구성할 수 있다.
모델 논리세포 사용자 I/O(최대) 메모들
XC8100 192 (24×8) 32
XC8101 384 (24×16) 72
XC8103 1024 (32×32) 128
XC8106 1728 (48×36) 168
XC8109 2688 (56×48) 192
XC8112 3744 248 결코 생산에 이르지 못한 기획 상품
XC8116 4800 280 결코 생산에 이르지 못한 기획 상품
XC8120 6144 320 결코 생산에 이르지 못한 기획 상품

버텍스, 스파르타-III

Virtex 및 Spartan-II 장치는 다음과 같은 사용자 프로그래밍 가능한 블록으로 만들어진다.

  • CLB(구성 가능한 논리 블록)는 각각 대부분 독립적인 두 개의 SLASS로 만들어지며, SLASS에는 다음이 포함된다.
    • 2개의 4입력 LUT - 16비트 분산 RAM(16×2 또는 32×1 단일 포트 또는 16×1 이중 포트 배열로 결합할 수 있음) 또는 16비트 변속 레지스터(더 긴 변속 레지스터를 만들기 위해 함께 계단식으로 배열할 수 있음)로도 사용할 수 있음
    • 효율적인 ALU 또는 광범위한 논리 함수의 구축을 위해 두 개의 MUXCY+XORCY 셀 쌍으로 구성된 운반 체인 논리
    • 효율적인 멀티플라이어 구축을 위해 MUXCY+XORCY와 결합할 두 개의 MULT_AND 셀
    • LUT 출력을 조합할 수 있는 두 개의 하드 멀티플렉서 셀(MUXF5 및 MUXF6)을 사용하여 효율적인 멀티플렉서 트리 구성 또는 더 넓은 LUT 구성(4입력 LUT 중 5입력 LUT 또는 4입력 LUT 중 6입력 LUT)을 수행할 수 있다.
    • 클럭을 활성화하고 (동기식 또는 비동기식) 입력을 설정 및 재설정하는 두 개의 플립 플롭(flip-flop); 래치로도 사용할 수 있다.
  • 3개 상태 버퍼가 있는 FPGA 내 3개 상태 버스(CLB당 2개 버퍼)
  • 4096×1, 2048×2, 1024×4, 512×8 또는 256×16 구성에서 사용할 수 있는 4kbit True 이중 포트 블록 RAM
  • 사용자 I/O 핀당 하나씩, 다음을 포함하는 IOB(I/O 블록):
    • 여러 종류의 입력 버퍼(사용자가 선택할 수 있음):
      • 일반 CMOS 입력 버퍼
      • 고급 I/O 표준에 VREF(전압 기준) 핀을 사용하는 차동 입력 버퍼
      • (Virtex-E 및 Spartan-IIE만 해당) 차등 I/O 표준용 I/O 핀 쌍을 사용하는 차등 입력 버퍼(사전 정의된 쌍 목록에서 선택해야 함 - 각 IOB에는 차등 쌍을 구성하는 데 사용할 수 있는 관련 다른 IOB가 있음)
    • 출력 버퍼 트리스테이트
    • 구성 가능한 풀업, 풀다운 또는 키퍼 회로
    • 세 개의 플립플롭(입력, 출력, 트리스타이트 활성화용) CLB의 플립플롭과 동일
  • IOB는 8개의 I/O 뱅크(장치 각 가장자리당 2개)로 그룹화되어 있으며, 각 뱅크에는 별도의 전원 공급 장치가 있어 단일 장치에서 전압 요구사항이 상충하는 여러 I/O 표준을 사용할 수 있다.
  • 위상 조정, 디스큐 및 위상 편이 수신 클럭 신호에 사용할 수 있는 DLL(지연 잠금 루프)
  • 글로벌 시계 버퍼 4개
  • 기타 구성 논리(시작 제어, 리드백 데이터 캡처, JTAG 제어)

Virtex와 Spartan-II 장치는 기능적으로 서로 동일하며 사용 가능한 크기 범위, 성능 및 포장 옵션에서만 차이가 있다.스파르타-IIE 장치는 해당 Virtex E 장치와 동일한 다이(die)를 사용하지만 일부 블록 RAM과 DLL은 사용하지 않도록 설정되어 있다.

모델 가족 CLBs 4-LUTs

(CLBs×4)

 블록 RAM(각 4kbit) 사용자 I/O(최대) 사용자 I/O 차등 쌍(최대) DLL
XC2S15 스파르타-II[33] 96 (12×8) 384 4 86 - 4
XC2S30 스파르타-II 216 (18×12) 864 6 92 - 4
XCV50 버텍스[34] 384 (24×16) 1536 8 180 - 4
XC2S50 스파르타-II 384 (24×16) 1536 8 176 - 4
XCV50E 버텍스[35] E 384 (24×16) 1536 16 176 83 8
XC2S50E 스파르타-IE[36] 384 (24×16) 1536 8 182 83 4
XCV100 버텍스 600 (30×20) 2400 10 180 - 4
XC2S100 스파르타-II 600 (30×20) 2400 10 176 - 4
XCV100E 버텍스 E 600 (30×20) 2400 20 196 83 8
XC2S100E 스파르타-IE 600 (30×20) 2400 10 202 86 4
XCV150 버텍스 864 (36×24) 3456 12 260 - 4
XC2S150 스파르타-II 864 (36×24) 3456 12 260 - 4
XC2S150E 스파르타-IE 864 (36×24) 3456 12 265 114 4
XCV200 버텍스 1176 (42×28) 4704 14 284 - 4
XC2S200 스파르타-II 1176 (42×28) 4704 14 284 - 4
XCV200E 버텍스 E 1176 (42×28) 4704 28 284 119 8
XC2S200E 스파르타-IE 1176 (42×28) 4704 14 289 120 4
XCV300 버텍스 1536 (48×32) 6144 16 316 - 4
XCV300E 버텍스 E 1536 (48×32) 6144 32 316 137 8
XC2S300E 스파르타-IE 1536 (48×32) 6144 16 329 120 4
XCV400 버텍스 2400 (60×40) 9600 20 404 - 4
XCV400E 버텍스 E 2400 (60×40) 9600 40 404 183 8
XC2S400E 스파르타-IE 2400 (60×40) 9600 40 410 172 4
XCV405E 비르텍스 EM[37] 2400 (60×40) 9600 140 404 183 8
XCV600 버텍스 3456 (72×48) 13824 24 512 - 4
XCV600E 버텍스 E 3456 (72×48) 13824 72 512 247 8
XC2S600E 스파르타-IE 3456 (72×48) 13824 72 514 205 4
XCV800 버텍스 4704 (84×56) 18816 28 512 - 4
XCV812E 비르텍스 EM 4704 (84×56) 18816 280 556 201 8
XCV1000 버텍스 6144 (96×64) 24576 32 512 - 4
XCV1000E 버텍스 E 6144 (96×64) 24576 96 660 281 8
XCV1600E 버텍스 E 7776 (108×72) 31104 144 724 344 8
XCV2000E 버텍스 E 9600 (120×80) 38400 160 804 344 8
XCV2600E 버텍스 E 12696 (138×92) 50784 184 804 344 8
XCV3000E 버텍스 E 16224 (156×104) 64896 208 804 344 8

참고: 사용 가능한 사용자 I/O 양은 칩 패키징에 따라 다양함.또한 일부 I/O를 차동 쌍의 일부로 사용할 수 없으므로 사용 가능한 차동 쌍 수는 사용 가능한 I/O 수의 절반보다 작을 수 있다.

비르텍스-Ⅱ

Virtex-II 장치는 다음과 같은 사용자 프로그래밍 가능한 블록으로 만들어진다.

  • Virtex SLASS의 개량형 버전인 4개의 논리 SLASS를 포함하는 CLB(구성 가능한 논리 블록)는 다음과 같은 차이가 있다.
    • 분산 RAM으로 사용할 경우 CLB 내 여러 SLAS의 LUT를 결합하여 다음과 같은 RAM 구성을 얻을 수 있다.
      • 16×1 단일 포트(반쪽 SLAS)
      • 16×2 단일 포트(슬라이스 1개)
      • 32×1 단일 포트(슬라이스 1개)
      • 64x1 단일 포트(SLAS 2개)
      • 128×1 단일 포트(4개의 SLAS)
      • 16×1 이중 포트(두 개의 하프 SLICE - 각각 다른 두 개의 SLASE 중 하나의 LUT를 사용)
      • 16×2 이중 포트(SLAS 2개)
      • 32×1 이중 포트(SLAS 2개)
      • 64×1 이중 포트(4개의 SLAS)
    • 이제 와이드 기능 멀티플렉서는 4-레벨 트리(Virtex의 2-레벨 트리와는 대조적으로)에서 사용할 수 있어 최대 8-입력 LUT(주변 CLB의 4-입력 LUT 16개 중)까지 제작이 가능하다.
    • 효율적인 제품 총합 매핑을 가능하게 하는 ORCY 셀의 추가로 운반 체인이 향상되었다.
  • 18kbit True 이중 포트 블록 RAM, 16386×1, 8192×2, 4096×4, 2048×9, 1024×18, 512×36 구성에서 사용할 수 있음(패리티 비트에 액세스할 수 없으므로 좁은 구성이 16kbit만 사용 가능)
  • 하드 멀티플라이어 블록(서명된 18비트 입력 2개, 36비트 출력) - 공유 타일에 상주하기 때문에 블록 RAM당 항상 정확히 하나씩
  • Virtex IOB의 개선된 버전인 사용자 I/O 핀당 하나씩 IOB(I/O 블록)는 다음과 같은 차이를 보인다.
    • DDR(이중 데이터 전송 속도) 기능을 위해 3개의 I/O 플립 플립 플롭을 쌍으로 대체
    • 새로운 DCI(디지털 제어 임피던스) 기능 — 이 장치에는 사용자 I/O 핀에 연결된 외부 정밀 저항기 쌍을 활용하여 나머지 사용자 핀의 I/O 저항을 보정할 수 있는 뱅크당 회로가 있어 임피던스 매칭이 매우 양호하다.
    • 기본 차등 I/O를 포함한 다중 새로운 I/O 표준 지원
  • Virtex DLL을 대체하는 DCM(디지털 클럭 관리자), 주파수 합성 및 클럭 구분기 기능 추가
  • 글로벌 시계 버퍼 16개
  • 기타 구성 논리(시작 제어, 리드백 데이터 캡처, JTAG 제어 및 ICAP — 내부 구성 액세스 포트)ICAP는 FPGA 자체 내에서 초기 구성 후 FPGA의 일부를 동적으로 재프로그래밍하는 데 사용할 수 있다.

Virtex-II Pro 장치에는 몇 가지 추가 블록이 포함되어 있다.

  • RocketIO 트랜스시버: 클럭 데이터 복구 및 8b/10b 인코더/데코더가 장착된 고속 병렬-시리얼 송신기와 직렬-병렬 수신기600Mb/s ~ 3.125Gb/s의 속도 범위와 8, 16 또는 32비트(8b10b 바이패스 모드에서 10, 20, 40비트)의 병렬 폭을 가진다.
  • RocketIO X transceivers: improved transceivers with 64b/66b encoding/decoding (in addition to 8b/10b), speed range of 2.488 Gb/s to 6.25 Gb/s (XC2VPX20) or fixed speed of 4.25 Gb/s (XC2VPX70), and parallel width of 8, 16, 32, or 64 bits (or 10, 20, 40, 80 bits in 8b/10b bypass mode)
  • 내장형 PPC405 코어
모델 가족 CLBs 4-LUT(CLBs×8) 블록 및 블록 RAM 승수(각 18kbit) DCMs 사용자 I/O(최대) 멀티기가비트 트랜스시버(최대) PPC 코어
XC2V40 비르텍스-Ⅱ[38] 64 (8×8) 512 4 4 88 - -
XC2V80 비르텍스-Ⅱ 128 (8×16) 1024 8 4 120 - -
XC2V250 비르텍스-Ⅱ 384 (16×24) 3072 24 8 200 - -
XC2V500 비르텍스-Ⅱ 768 (24×32) 6144 32 8 264 - -
XC2V1000 비르텍스-Ⅱ 1280 (32×40) 10240 40 8 432 - -
XC2V1500 비르텍스-Ⅱ 1920 (40×48) 15360 48 8 528 - -
XC2V2000 비르텍스-Ⅱ 2688 (48×56) 21504 56 8 624 - -
XC2V3000 비르텍스-Ⅱ 3584 (56×64) 28672 96 12 720 - -
XC2V4000 비르텍스-Ⅱ 5760 (72×80) 46080 120 12 912 - -
XC2V6000 비르텍스-Ⅱ 8448 (88×96) 67584 144 12 1104 - -
XC2V8000 비르텍스-Ⅱ 11648 (104×112) 93184 168 12 1108 - -
XC2VP2 비르텍스-II 프로[39] 352 2816 12 4 204 로켓IO ×4 -
XC2VP4 비르텍스-II 프로 752 6016 28 4 348 로켓IO ×4 1
XC2VP7 비르텍스-II 프로 1232 9856 44 4 396 로켓IO ×8 1
XC2VP20 비르텍스-II 프로 2320 18560 88 8 564 로켓IO ×8 2
XC2VPX20 비르텍스-II 프로 X 2448 19584 88 8 552 RocketIO X ×8 1
XC2VP30 비르텍스-II 프로 3424 27392 136 8 644 로켓IO ×8 2
XC2VP40 비르텍스-II 프로 4848 38784 192 8 804 로켓IO ×12 2
XC2VP50 비르텍스-II 프로 5904 47232 232 8 852 로켓IO ×16 2
XC2VP70 비르텍스-II 프로 8272 66176 328 8 996 로켓IO ×20 2
XC2VPX70 비르텍스-II 프로 X 8272 66176 308 8 992 로켓IO X ×20 2
XC2VP100 비르텍스-II 프로 11024 88192 444 12 1164 로켓IO ×20 2

참고: 사용 가능한 사용자 I/O 및 멀티기가비트 송수신기 양은 칩 패키징에 따라 다름.

참고: CLB 그리드에 전원용 구멍이 포함되어 있으므로 Virtex-II Pro 장치의 CLB 카운트는 더 이상 단순한 칼럼×로 곱셈이 아니다.PC 코어.

스파르타 3호

Spartan-3 장치는 다음과 같이 구성된다.

  • Virtex-II와 매우 유사한 CLB(구성 가능한 논리 블록) 및 일부 수정:
    • 이제 CLB의 네 개의 SLAS 중 두 개만 분산 RAM 또는 시프트 레지스터로 사용할 수 있다.분산형 RAM이나 시프트 레지스터로 사용할 수 있는 SLASS를 SLICEM이라고 하며, 나머지 SLASS를 SLICEL라고 한다.
    • 이제 사용 가능한 분산 RAM 구성은 다음과 같다.
      • 16×1 단일 포트(반쪽 SLICEM)
      • 16×2 단일 포트(SLICEM 1개)
      • 32×1 단일 포트(SLICEM 1개)
      • 64×1 단일 포트(SLICEM 2개)
      • 16×1 이중 포트(슬라이시엠 1개)
      • 32×1 이중 포트(SLICEM 2개)
    • ORCY 셀이 제거됨
  • 18kbit True 이중 포트 블록 RAM, 다음과 같은 변형 모델 포함:
    • 스파르타-3, 스파르타-3E: 비르텍스-II와 동일
    • 스파르타-3A, 스파르타-3A: 바이트별 쓰기 활성화 신호 추가
    • Spartan-3A DSP: Spartan-3A와 같은 DSP, 옵션 출력 파이프라인 레지스터 추가(클럭-to-out 시간 단축을 위해
  • 하드 멀티플라이어 블록 또는 DSP 셀:
    • 스파르타-3: MUT18X18, 비르텍스-II와 동일
    • 스파르타-3E, 스파르타-3A, 스파르타-3A: MULT18X18SIO, 더 빠른 파이프라인 작동을 위해 추가 입력 레지스터 추가
    • 스파르타-3A DSP: DSP48A, 18×18 곱하기와 48비트 축전지로 구성된 완전한 DSP ALU
  • IOB(I/O 블록), 사용자 핀당 하나씩:
    • 스파르타-3: 8개 은행에 배치된 Virtex-II와 유사함
    • Spartan-3E: 단순화된 버전, DCI 기능 제거, 4개의 뱅크(장치 가장자리당 하나씩)로 정렬
    • Spartan-3A, Spartan-3AN, Spartan-3A DSP: Spartan-3E와 유사하지만 새로운 I/O 표준에 대한 지원 및 상위/하위 은행과 왼쪽/우측 은행의 기능이 다소 다른 경우
  • 비르텍스-III와 유사한 DCMs
  • 8 (Spartan-3) 또는 24 (Spartan-3E, 3A, 3AN, 3A DSP) 글로벌 시계 버퍼
  • 기타 구성 논리(Virtex-II와 유사하지만 ICAP 액세스가 비활성화된 경우)
  • 스파르타-3A, 3AN, 3A DSP만 해당: 고유한 장치 일련 번호( 이른바 장치 DNA)에 대한 액세스
  • 스파르타 3호유일한: 패키지 내 SPI 플래시에 대한 액세스 포트
모델 가족 CLBs 4-LUT(CLBs×8) 블록 RAM(각각 18kbit) 승수 블록 DCMs 사용자 I/O(최대) 차동 I/O 쌍(최대)
XC3S50 스파르타[40] 3호 192 (12×16) 1536 4 4 2 124 56
XC3S200 스파르타 3호 480 (20×24) 3840 12 12 4 173 76
XC3S400 스파르타 3호 896 (28×32) 7168 16 16 4 264 116
XC3S1000, XC3S1000L 스파르타 3호 1920 (40×48) 15360 24 24 4 391 175
XC3S1500, XC3S1500L 스파르타 3호 3328 (52×64) 26624 32 32 4 487 221
XC3S2000 스파르타 3호 5120 (64×80) 40960 40 40 4 565 270
XC3S4000 스파르타 3호 6912 (72×96) 55296 96 96 4 633 300
XC3S5000 스파르타 3호 8320 (80×104) 66560 104 104 4 633 300
XC3S100E 스파르타[41] 3E 240 1920 4 4 2 108 40
XC3S250E 스파르타 3E 612 4896 12 12 4 172 68
XC3S500E 스파르타 3E 1164 9312 20 20 4 232 92
XC3S1200E 스파르타 3E 2168 17344 28 28 8 304 124
XC3S1600E 스파르타 3E 3688 29504 36 36 8 376 156
XC3S50A, XC3S50A의 스파르타 3A/3A의[42] 176 1408 3 3 2 144 64
XC3S200A, XC3S200AN 스파르타 3A/3A의 448 3584 16 16 4 248 112
XC3S400A, XC3S400AN 스파르타 3A/3A의 896 7168 20 20 4 311 142
XC3S700A, XC3S700AN 스파르타 3A/3A의 1472 11776 20 20 8 372 165
XC3S1400A, XC3S1400A의 스파르타 3A/3A의 2816 22528 32 32 8 502 227
XC3SD1800A 스파르타 3A DSP[43] 4160 33280 84 DSP48A ×84 8 519 227
XC3SD3400A 스파르타 3A DSP 5968 47744 126 DSP48A ×126 8 469 213

참고: 사용 가능한 사용자 I/O 양은 칩 패키징에 따라 다양함.또한 일부 I/O를 차동 쌍의 일부로 사용할 수 없으므로 사용 가능한 차동 쌍 수는 사용 가능한 I/O 수의 절반보다 작을 수 있다.

참고: 스파르타-3 이외의 패밀리의 경우 CLB 그리드는 불규칙하며 블록 RAM과 DCM을 위한 구멍을 포함하므로 CLB 카운트는 칼럼×롤의 단순한 곱이 아니다.

비르텍스-4

Virtex-4 장치는 다음과 같이 구성된다.[44][45]

  • CLB(구성 가능한 논리 블록), Spartan-3에서 거의 변경되지 않음
  • Spartan-3A DSP와 매우 유사하지만 몇 가지 새로운 기능을 갖춘 18kbit True 이중 포트 블록 RAM:
    • 인접한 블록 RAM 2개를 결합하여 32768×1 RAM을 만들 수 있음
    • 각 블록 RAM은 주소 입력이 하드웨어 FIFO 카운터 기능으로 대체되는 FIFO 모드(4096×4, 2048×9, 1024×18, 512×36 구성)에서 사용할 수 있다.
  • DSP48 블록,[46] ALU 18×18 곱셈기 및 48비트 축전지를 사용하는 블록
  • IOBs (I/O blocks, one per user pin): in addition to Virtex-II capabilities, they support ISERDES and OSERDES blocks which do simple serial-to-parallel and parallel-to-serial conversion (2, 3, 4, 5, 6, 7, or 8 bit wide in SDR mode; 4, 6, 8, or 10 bit wide in DDR mode)
  • IOB는 I/O 뱅크로 배열된다. Virtex-4의 초기 FPGA와 달리, Virtex-4의 I/O 뱅크 수는 장치 크기에 따라 다르지만, 은행들은 전용 구성 핀이 들어 있는 특수 뱅크 0을 제외하고 이제 16개 또는 32개의 I/O 핀으로 더 균일한 크기를 가지고 있다.각 뱅크에는 SERDES 블록에서 사용하는 고속 클럭용 I/O 클럭 버퍼 2개 또는 4개가 있다.
  • DCMs, Virtex-II/Spartan-3와 유사
  • PMCD(위상 일치 클럭 구분자), 특이한 클럭 구분자 블록
  • 글로벌 시계 버퍼 32개
  • 여러 클럭 영역, 영역당 2개의 지역 클럭 버퍼 포함
  • 기타 구성 논리: Virtex-II와 같은 기타 구성 논리 및:
    • 구성 데이터 ECC 점검 회로
    • 32비트 사용자 데이터 액세스 포트

Virtex-4 FX 장치에는 추가로 다음이 포함된다.

  • RocketIO 다중 기가비트 트랜스시버의 속도 범위는 622Mb/s ~ 6.5Gb/s이고 병렬 폭은 8, 16, 32 또는 64비트(8b/10b 바이패스 모드에서 10, 20, 40 또는 80비트)
  • 내장형 PPC405 코어
  • 포함된 기가비트 이더넷 MAC 블록(PPC 코어당 2개)
모델 서브 패밀리 CLBs 4-LUT(CLBs×8) 블록 RAM(각각 18kbit) DSP48 블록 DCMs PMCD 시계 영역 I/O 은행 사용자 I/O(최대) 기가비트 트랜스시버(최대) PPC 코어
XC4VLX15 LX 1536 (24×64) 12288 48 32 4 - 8 9 320 - -
XC4VLX25 LX 2688 (28×96) 21504 72 48 8 4 12 11 448 - -
XC4VLX40 LX 4608 (36×128) 36864 96 64 8 4 16 13 640 - -
XC4VLX60 LX 6656 (52×128) 53248 160 64 8 4 16 13 640 - -
XC4VLX80 LX 8960 (56×160) 71680 200 80 12 8 20 15 768 - -
XC4VLX100 LX 12288 (64×192) 98304 240 96 12 8 24 17 960 - -
XC4VLX160 LX 16896 (88×192) 135168 288 96 12 8 24 17 960 - -
XC4VLX200 LX 22272 (116×192) 178176 336 96 12 8 24 17 960 - -
XC4VSX25 SX 2560 (40×64) 20480 128 128 4 - 8 9 420 - -
XC4VSX35 SX 3840 (40×96) 30720 192 192 8 4 12 11 448 - -
XC4VSX55 SX 6144 (48×128) 49152 320 512 8 4 16 13 640 - -
XC4VFX12 에프엑스 1368 10944 36 32 4 - 8 9 320 - 1
XC4VFX20 에프엑스 2136 17088 68 32 4 - 8 9 320 8 1
XC4VFX40 에프엑스 4656 37248 144 48 8 4 12 11 448 12 2
XC4VFX60 에프엑스 6320 50560 232 128 12 8 16 13 576 16 2
XC4VFX100 에프엑스 10544 84352 376 160 12 8 20 15 768 20 2
XC4VFX140 에프엑스 15792 126336 552 192 20 8 24 17 896 24 2

참고: I/O 뱅크 수에는 전용 구성 I/O만 포함된 특수 뱅크 0이 포함됨(사용자 I/O 없음)

참고: 칩 패키징에 따라 사용 가능한 사용자 I/O, I/O 뱅크 및 멀티기가비트 송수신기 양이 다름.

참고: CLB 그리드에 전원용 구멍이 포함되어 있으므로 FX 장치의 CLB 카운트는 더 이상 단순한 열×행 곱셈이 아니다.PC 코어.

비르텍스-5

Virtex-5 장치는 다음과 같이 구성된다.[47][48]

  • 6-입력-LUT 기반의 새로운 구조를 가진 CLB(구성 가능한 논리 블록):
    • 모든 CLB는 두 개의 슬라이스(SLICEL 또는 한 개의 슬라이스 및 한 개의 슬라이스)로 구성된다. 장치 내 SLICEM의 정확한 비율은 다르지만, 적어도 50%의 CLB에는 SLICEM이 포함되어 있다(DSP 중량 기기의 비율이 높음).
    • 모든 SLAS에는 4개의 6-입력 LUT가 포함되어 있으며, 각 LUT는 다음과 같이 사용할 수 있다.
      • 6인치 LUT
      • 공유 입력이 있는 5입력 LUT 2개(즉, LUT는 프랙티블)
      • (SLICEM에만 해당) 동일한 SLICEM 내에서 다른 분산 RAM과 결합할 수 있는 32×2 또는 64×1 분산 RAM
      • (SLICEM에만 해당) 동일한 SLICEM 내의 다른 시프트 레지스터와 결합할 수 있는 16비트 또는 32비트 시프트 레지스터를 단일 SLICEM에 최대 128비트 시프트 레지스터로 제공
    • SLICEM 내의 분산 RAM 배치는 매우 복잡하며 일부 구성만 얻을 수 있다. 공급업체 툴에서 허용하는 SLICEM 사용 조합은 다음과 같다.
      • 32×8, 64×4, 128×2 또는 256×1 단일 포트 RAM
      • 32×4, 62×2, 128×1 이중 포트 RAM
      • 32×2, 64×1 쿼드 포트 RAM
      • 32×6, 64×3 단순 이중 포트 RAM
    • 모든 SLAS에는 클럭이 가능한 4개의 플립플롭과 (동기식 또는 비동기식으로 구성 가능) 설정 및 재설정 입력이 포함되어 있으며, 래치로도 사용할 수 있다.
    • 모든 SLASS에는 캐리 체인이 포함되어 있으며, Virtex(MUXCY 및 XORCY 셀로 제조) 이후 사용된 것과 동일한 기능성이 있지만, 현재는 전체 SLASS에 대해 단일 CARE4 셀로 표현된다(대부분 더 정확한 타이밍 시뮬레이션을 위해).
    • Virtex-4 SLASS에 비해 MULT_AND 셀은 사라졌지만, 그 기능은 현재 Fractable LUT의 1/2을 사용함으로써 사소한 복제도 가능하다.
    • 모든 SLASS에는 LUT의 출력을 결합하는 데 사용할 수 있는 와이드 LUT 멀티플렉서의 2레벨 트리가 포함되어 있으며, 예를 들어, SLASS 내의 4개의 LUT를 하나의 8-입력 LUT로 결합할 수 있다.
  • Virtex-4에 비해 몇 가지 새로운 기능을 갖춘 36kbit 분할 가능한 진정한 이중 포트 블록 RAM:
    • 기본 블록 RAM은 Virtex-4의 두 배 크기지만, 주어진 블록 RAM은 독립적으로 작동하는 두 개의 18kbit 절반으로 분할할 수 있다(단, 절반만 하드웨어 FIFO 모드를 사용할 수 있음).
    • 전체(36kbit) 블록 RAM의 사용 가능한 실제 이중 포트 구성은 32768×1, 16384×2, 8192×4, 4096×9, 2048×18, 1024×36 및 두 개의 인접한 RAM을 결합하여 얻은 특수 65536×1 모드다.
    • 절반(18kbit) 블록 RAM의 사용 가능한 실제 이중 포트 구성은 16384×1, 8192×2, 4096×4, 2048×9, 1024×18이다.
    • 블록 램은 트루 듀얼 포트 모드 외에도 블록 RAM의 최대 폭을 두 배로 하는 단순 이중 포트 모드에서도 사용할 수 있어 512×72(풀 블록 RAM)와 512×36(하프 블록 RAM) 구성이 가능하다.
    • 하드웨어 64비트 SECDED ECC 인코더/데코더가 추가되었는데, 이 인코더는 전체 블록 RAM의 단순한 이중 포트 모드와 함께 사용하면 오류 수정 및 탐지가 가능한 512×64 블록 RAM을 얻을 수 있다.
  • DSP48E 블록,[49] 25×18 곱하기, 48비트 축전지(새로운 비트 작동 기능 포함), 패턴 검출기(Pattern Detector)의 향상된 버전 Virtex-4 DSP48 블록
  • IOB(I/O 블록, 사용자 핀당 1개): Virtex-4에서 약간 개선된 기능(주로 새로운 I/O 표준 지원)
  • I/O 뱅크 배열은 Virtex-4와 유사하지만, 은행의 크기는 사용자 I/O 핀 20 또는 40개 입니다.
  • CMT(클럭 관리 타일)는 각각 다음과 같이 구성된다.
    • DCM 2개(Virtex-4 DCM과 유사)
    • 기존 DCM과 일반 기능이 유사하지만 아날로그 회로로 제작되어 사용 가능한 출력 세트가 다른 PL 1개
  • Virtex-4 PMCD는 사라졌고, 그 기능 중 일부는 PL을 사용하여 복제할 수 있다.
  • 글로벌 시계 버퍼 32개
  • 여러 클럭 영역, 영역당 두 개의 지역 클럭 버퍼 포함
  • 단일 시스템 모니터: FPGA 공급 전압, 온도 및 기타 외부 아날로그 신호를 모니터링하는 데 사용되는 아날로그-디지털 변환기
  • 기타 구성 논리: Virtex-4와 같은 기타 구성 논리
    • 고유 장치 일련 번호 액세스(Spartan-3A의 DNA 포트와 동일)
    • 사용자 기반 에퍼스에 대한 읽기 전용 액세스
  • (LXT 및 SXT 장치) 100Mb/s ~ 3.75Gb/s의 속도 범위와 8비트 또는 16비트(8b/10b 바이패스 모드에서 10비트 또는 20비트)의 GTP[50] 다중 기가비트 트랜스시버
  • (FXT 및 TXT 장치) 150Mb/s ~ 6.5Gb/s의 속도 범위와 8, 16 또는 32비트 병렬 폭(8b/10b 바이패스 모드에서 10, 20 또는 40비트)의 GTX[51] 다중 기가비트 트랜스시버
  • (FXT 장치) 내장형 PPC440 코어
  • (LXT, SXT, FXT, TXT 장치) 내장 기가비트 이더넷 MAC 코어
  • (LXT, SXT, FXT, TXT 장치) 1.1 ×8세대 작동이 가능한 내장 PCI Express 코어
모델 서브 패밀리 CLBs 6-LUTs(=CLBs×8) 슬라이셈스 블록 RAM(각각 36kbit) DSP48E 블록 DCMs PL 시계 영역 I/O 뱅크(최대) 사용자 I/O(최대) 기가비트 트랜스시버(최대) PPC 코어 이더넷 MAC PCI Express 코어
XC5VLX20T LXT 1560 (26×60) 12480 840 26 24 2 1 6 7 172 4 GTP - 2 1
XC5VLX30 LX 2400 (30×80) 19200 1280 32 32 4 2 8 13 400 - - - -
XC5VLX30T LXT 2400 (30×80) 19200 1280 36 32 4 2 8 12 360 8 GTP - 4 1
XC5VLX50 LX 3600 (30×120) 28800 1920 48 48 12 6 12 17 560 - - - -
XC5VLX50T LXT 3600 (30×120) 28800 1920 60 48 12 6 12 15 480 GTP 12 - 4 1
XC5VLX85 LX 6480 (54×120) 51840 3360 96 48 12 6 12 17 560 - - - -
XC5VLX85T LXT 6480 (54×120) 51840 3360 108 48 12 6 12 15 480 GTP 12 - 4 1
XC5VLX110 LX 8640 (64×160) 69120 4480 128 64 12 6 16 23 800 - - - -
XC5VLX110T LXT 8640 (64×160) 69120 4480 148 64 12 6 16 20 680 GTP 16 - 4 1
XC5VLX155 LX 12160 (76×160) 97280 6560 192 128 12 6 16 23 800 - - - -
XC5VLX155T LXT 12160 (76×160) 97280 6560 212 128 12 6 16 20 680 GTP 16 - 4 1
XC5VLX220 LX 17280 (108×160) 138240 9120 192 128 12 6 16 23 800 - - - -
XC5VLX220T LXT 17280 (108×160) 138240 9120 212 128 12 6 16 20 680 GTP 16 - 4 1
XC5VLX330 LX 25920 (108×240) 207360 13680 288 192 12 6 24 33 1200 - - - -
XC5VLX330T LXT 25920 (108×240) 207360 13680 324 192 12 6 24 27 960 GTP 20 - 4 1
XC5VSX35T SXT 2720 (34×80) 21760 2080 84 192 4 2 8 12 360 8 GTP - 4 1
XC5VSX50T SXT 4080 (34×120) 32640 3120 132 288 12 6 12 15 480 GTP 12 - 4 1
XC5VSX95T SXT 7360 (46×160) 58880 6080 244 640 12 6 16 19 640 GTP 16 - 4 1
XC5VSX240T SXT 18720 (78×240) 149760 16800 516 1056 12 6 24 27 960 24 GTP - 4 1
XC5VTX150T TXT 11600 (58×200) 92800 6000 228 80 12 6 20 20 680 GTX 40 - 4 1
XC5VTX240T TXT 18720 (78×240) 149760 9600 324 96 12 6 24 20 680 GTX 48 - 4 1
XC5VFX30T FXT 2560 20480 1520 68 64 4 2 8 12 360 8 GTX 1 4 1
XC5VFX70T FXT 5600 44800 3280 148 128 12 6 16 19 640 GTX 16 1 4 3
XC5VFX100T FXT 8000 64000 4960 228 256 12 6 16 20 680 GTX 16 2 4 3
XC5VFX130T FXT 10240 81920 6320 298 320 12 6 20 24 840 GTX 20 2 6 3
XC5VFX200T FXT 15360 122880 9120 456 384 12 6 24 27 960 24 GTX 2 8 4

참고: I/O 뱅크 수에는 전용 구성 I/O만 포함된 특수 뱅크 0이 포함됨(사용자 I/O 없음)

참고: 칩 패키징에 따라 사용 가능한 사용자 I/O, I/O 뱅크 및 멀티기가비트 송수신기 양이 다름.

참고: CLB 그리드에 전원용 구멍이 포함되어 있으므로 FXT 장치의 CLB 카운트는 더 이상 단순한 열×행 곱셈이 아니다.PC 코어.

비르텍스-6

Virtex-6 장치는 다음과 같이 구성된다.[52]

  • CLB(구성 가능한 논리 블록):[53] Virtex-5 CLB와 같은 일부 사소한 수정:
    • 이제 모든 SLAS에는 4개 대신 8개(6-LUT당 2개)의 플립플롭이 포함되어 있다.
    • 슬리퍼 샌들은 이제 세트/스위프트 입력이 하나만 있다.셋트와 리셋 입력을 모두 가진 플립플롭은 불가능하다.)
  • 36 Kibit 분할 가능한 True 이중 포트 블록 RAM:[54] Virtex-5 블록 RAM의 약간 개선된 버전
  • DSP48E1 블록,[55] Virtex-5 DSP48E의 업그레이드된 버전, 사전 부착 블록 추가
  • IOB(I/O 블록, 사용자 핀당 1개):[56] Virtex-5(주로 새로운 I/O 표준 지원), 3.3V I/O 지원(최대 지원 I/O 전압은 2.5V)을 약간 개선한 경우
  • I/O 뱅크 배열은 Virtex-5와 유사하지만, 40개의 사용자 I/O 핀으로 일정한 크기를 가지고 있다.
  • CMT(클럭 관리 타일)[57]는 각각 두 개의 MMCM(혼합 모드 클럭링 관리자)을 포함하고 있으며, 이 MMCM은 구 DCM에 대한 아날로그 기반 대체물이며 Virtex-5 PLL의 진화물이다.
  • 글로벌 시계 버퍼 32개
  • 여러 클럭 영역, 영역당 두 개 또는 네 개의 지역 클럭 버퍼가 있는 영역
  • 버텍스-5와 같은 단일 시스템 모니터
  • 기타 구성 논리: Virtex-5와 유사
  • (비 LX 장치) 480Mb/s ~ 6.6Gb/s의 속도 범위와 8, 16 또는 32비트 병렬 폭(8b/10b 바이패스 모드에서 10, 20 또는 40비트)의 GTX 다중 기가비트 트랜스시버
  • (일부 HXT 장치) 2.488Gb/s ~ 11.2Gb/s의 속도 범위와 8, 16, 32 또는 64비트(8b/10b 바이패스 모드에서 10, 20, 40 또는 80비트)의 GTH 다중 기가비트 트랜스시버
  • (비 LX 장치) 내장 기가비트 이더넷 MAC 코어
  • (비 LX 디바이스) 2세대 ×8 작업이 가능한 내장형 PCI Express 코어
모델 서브 패밀리 CLBs 6-LUTs(=CLBs×8) 슬라이셈스 키비트 블록 RAM 36개 DSP48E1 블록 MMCMs 시계 영역 I/O 뱅크(최대) 사용자 I/O(최대) 기가비트 트랜스시버(최대) 이더넷 MAC PCI Express 코어
XC6VLX75T LXT 5820 46560 4180 156 288 6 6 9 360 GTX 12 4 1
XC6VCX75T CNT[58] 5820 46560 4180 156 288 6 6 9 360 GTX 12 1 1
XC6VLX130T LXT 10000 80000 6960 264 480 10 10 15 600 GTX 20 4 2
XC6VCX130T CNT 10000 80000 6960 264 480 10 10 15 600 GTX 16 1 2
XC6VLX195T LXT 15600 124800 12160 344 640 10 10 15 600 GTX 20 4 2
XC6VCX195T CNT 15600 124800 12160 344 640 10 10 15 600 GTX 16 1 2
XC6VLX240T LXT 18840 150720 14600 416 768 12 12 18 720 24 GTX 4 2
XC6VCX240T CNT 18840 150720 14600 416 768 12 12 18 600 GTX 16 1 2
XC6VLX365T LXT 28440 227520 16520 416 576 12 12 18 720 24 GTX 4 2
XC6VLX550T LXT 42960 343680 24800 632 864 18 18 30 1200 36 GTX 4 2
XC6VLX760 LX 59280 474240 33120 720 864 18 18 30 1200 - - -
XC6VSX315T SXT 24600 196800 20360 704 1344 12 12 18 720 24 GTX 4 2
XC6VSX475T SXT 37200 297600 30560 1064 2016 18 18 21 840 36 GTX 4 2
XC6VHX250T HXT 19680 157440 12160 504 576 12 12 8 320 GTX 48 4 4
XC6VHX255T HXT 19800 158400 12200 516 576 12 12 12 480 GTX 24 + GTH 24 2 2
XC6VHX380T HXT 29880 239040 18280 768 864 18 18 18 720 GTX 48 + GTH 24 4 4
XC6VHX565T HXT 44280 354240 25480 912 864 18 18 18 720 GTX 24 + GTH 24 4 4

참고: I/O 뱅크 수는 전용 구성 I/O만 포함하는 특수 뱅크 0을 포함하지 않음(사용자 I/O 없음)

참고: 칩 패키징에 따라 사용 가능한 사용자 I/O, I/O 뱅크 및 멀티기가비트 송수신기 양이 다름.

참고: Virtex-6 CLB 그리드는 불규칙하며 (구성 센터 및 PCI Express 블록의 경우) 구멍을 포함하고 있으므로 CLB 카운트는 더 이상 단순한 열×행 곱셈이 아니다.

참고: CXT 장치는 해당 LXT 장치와 동일한 다이(die)를 사용하지만 일부 차단 및 성능 저하(GTX 트랜스시버의 속도 범위는 150Mb/s ~ 3.75Gb/s이다.

스파르타-6

스파르타-6 기기는 기본적으로 일부 Virtex-6 기술로 업그레이드된 스파르타-3A DSP 기기다.이러한 구성 요소는 다음과 같다.[59]

  • Virtex-6과 유사하지만 일부 변경 사항이 있는 CLB(구성 가능한 논리 블록):[60]
    • SLASS는 이제 SLASSX, SLICEL, SLICEM의 세 가지 유형으로 구분되며, SLASSX는 SLICEEL의 베어본 버전이다(Wide LUT 멀티플렉서와 운반 체인은 제거되었으며, LUT와 플립플롭만 남아 있다).
    • 모든 CLB에는 두 개의 슬라이스가 포함됨: 한 개의 슬라이스X + 한 개의 슬라이스 또는 한 개의 슬라이스 + 한 개의 슬라이스엠; 약 50%의 CLB에는 한 개의 슬라이스가 포함됨
  • Spartan-3A DSP와 유사하지만 추가 기능이 있는 18kbit True 이중 포트 블록 RAM:[61]
    • 전체 18kbit 블록 RAM은 2개의 9kbit 반으로 나눌 수 있으며, 8192×1, 4096×2, 2048×4, 1024×9, 512×18의 사용 가능한 구성이 있다.
    • 분할 모드에서 하프 블록 RAM은 256×36 구성의 단순한 이중 포트 모드를 추가로 지원한다.
  • DSP48A1 블록 [62]- 스파르타-3A DSP 장치의 DSP48A 블록의 업그레이드된 버전
  • IOB(I/O 블록, 사용자 핀당 하나씩):[63]
    • 전기적 기능은 Spartan-3A와 유사하며(새로운 I/O 표준이 지원되지만), DCI 지원은 없지만 사용자는 여러 설정에서 보정되지 않은 I/O 임피던스를 선택할 수 있다.
    • Virtex-6과 유사한 ISERDES 및 OSERDES 블록이 존재하며(Virtex-6 장치보다 기능이 적지만), 관련 고속 I/O 블록 버퍼가 있음
    • I/O 뱅크 배치는 Spartan-3A 장치와 유사하지만 사소한 변화로 인해 소형 장치는 4개의 뱅크(각 장치 가장자리당 하나씩)가 있고 대형 장치는 6개의 뱅크(왼쪽과 오른쪽 가장자리가 두 개의 뱅크로 분할됨)가 있다.
  • MCB(메모리 컨트롤러 블록),[64] DDR, DDR2, DDR3 및 LPDDR 메모리를 지원하는 하드 메모리 컨트롤러
  • CMT(클럭 관리 타일)[65]는 각각 다음과 같이 구성된다.
    • 2개의 DCM(Spartan-3A DCM과 유사하지만 새로운 클럭 제너레이터 모드 및 동적 재구성 기능 포함)
    • Virtex-5 PLs와 유사한 PLL 1개
  • 글로벌 시계 버퍼 16개
  • 여러 클럭 영역(각각 16개의 국가별 클럭 버퍼 포함)으로, 해당 영역에 해당하는 전역 클럭 버퍼 출력을 대체할 수 있음
  • 기타 구성 논리: Spartan-3A와 같은 회로, CRC 오류 감지(그러나 수정은 없음)로 실시간 구성 메모리 스캔 수행
  • (SXT devices only) GTP multi-gigabit transceivers[66] with speed ranges of 614 Mb/s to 810 Mb/s, 1.22 Gb/s to 1.62 Gb/s, and 2.45 Gb/s to 3.125 Gb/s, 8b/10b encoder and decoder, and parallel width of 8, 16, or 32 bits (10, 20, or 40 bits in 8b/10b bypass mode)
  • (SXT 디바이스만 해당) Gen1.1 ×1 작업이 가능한 내장 PCI Express 코어
모델 서브 패밀리 CLBs 6-LUTs(=CLBs×8) 슬라이셈스 블록 RAM(각각 18kbit) DSP48A1 블록 DCMs PL 시계 영역 I/O 은행 사용자 I/O(최대) MCBs 기가비트 트랜스시버(최대) PCI Express 코어 메모들
XC6SLX4 LX 300 2400 300 12 8 4 2 4 4 132 - - - XC6와 동일한 다이 사용비활성화된 블록이 많은 SLX9
XC6SLX9 LX 715 5720 360 32 16 4 2 4 4 200 2 - -
XC6SLX16 LX 1139 9112 544 32 32 4 2 4 4 232 2 - -
XC6SLX25 LX 1879 15032 916 52 38 4 2 5 4 266 2 - - XC6SLX25T와 동일한 다이(Die)를 사용하며, 트랜스시버가 비활성화됨
XC6SLX25T LXT 1879 15032 916 52 38 4 2 5 4 250 2 2 1
XC6SLX45 LX 3411 27288 1602 116 58 8 4 8 4 358 2 - - XC6SLX45T와 동일한 다이(Die)를 사용하며, 트랜스시버가 비활성화됨
XC6SLX45T LXT 3411 27288 1602 116 58 8 4 8 4 296 2 4 1
XC6SLX75 LX 5831 46648 2768 172 132 12 6 12 6 408 4 - - XC6와 동일한 다이 사용SLX75T, 트랜스시버가 비활성화된 경우
XC6SLX75T LXT 5831 46648 2768 172 132 12 6 12 6 348 4 8 1
XC6SLX100 LX 7911 63288 3904 268 180 12 6 12 6 480 4 - - XC6와 동일한 다이 사용SLX100T, 트랜스시버가 비활성화된 경우
XC6SLX100T LXT 7911 63288 3904 268 180 12 6 12 6 498 4 8 1
XC6SLX150 LX 11519 92152 5420 268 180 12 6 12 6 576 4 - - XC6SLX150T와 동일한 다이(Die)를 사용하며, 트랜스시버가 비활성화됨
XC6SLX150T LXT 11519 92152 5420 268 180 12 6 12 6 540 4 8 1

7 시리즈

7 시리즈 장치는 다음과 같이 구성된다.[67]

  • Virtex-6과 기능적으로 동일한 CLB(구성 가능한 논리 블록)
  • Virtex-6과 기능적으로 동일한 36kbit 분할 가능 True 이중 포트 블록 RAM
  • DSP48E1 블록, Virtex-6과 기능적으로 동일
  • IOB(I/O 블록, 사용자 핀당 1개):[68] Virtex-6에서 파생되었지만 여러 변경 사항이 있는 경우:
    • IOB는 현재 두 종류로 되어 있다.
      • HR(하이 레인지) I/O, 다시 한 번 최대 3.3V까지 I/O 전압을 지원하지만 DCI 지원 없음
      • 최대 1.8V의 I/O 전압을 지원하는 HP(고성능) I/O, DCI 지원
    • I/O 뱅크는 다음과 같이 각각 50개의 I/O 핀을 가지고 있다.
      • 24개의 차동 I/O 쌍, 6개의 I/O 쌍(또는 12개의 I/O 핀)으로 구성된 4개의 "바이트 그룹"으로 분할
      • 차동 쌍이 없는 단일 I/O 핀 2개
    • CMT(시계 관리 타일)[69]는 이제 I/O 뱅크와 긴밀하게 결합됨: 모든 I/O 뱅크에는 하나의 CMT가 있으며, 여기에는 다음이 포함된다.
      • 1 MMCM, Virtex-6 MMCM과 유사
      • PL 1개, 고급 기능이 떨어지는 MMCM 버전
      • 메모리 컨트롤러 사용을 위해 설계되었지만 모든 애플리케이션에 사용할 수 있는 4개의 입력 및 4개의 출력 비동기 FIFO
      • Xilinx 메모리 컨트롤러 IP에서만 사용되는 문서화되지 않은 페이저 회로
  • 글로벌 클럭 버퍼(보통 32개지만 일부 장치는 16개, 3D 장치는 모든 다이마다 32개)
  • 여러 클럭 영역, 영역당 4개의 지역 클럭 버퍼 포함
  • (가장 작은 스파르타 장치에는 없음) Virtex-6 시스템 모니터의 개선 및 이름을 바꾼 XADC 아날로그-디지털 변환기 한 대
  • 기타 구성 논리: Virtex-6과 유사

정확한 장치 패밀리에 따라 장치에는 다음과 같은 특수 블록도 포함될 수 있다.

  • GTP 다중 기가비트 트랜스시버, 500Mb/s ~ 6.6Gb/s의 속도 범위 및 8 또는 16비트 병렬 폭(8b/[70]10b 바이패스 모드에서 10 또는 20)
  • GTX 다중 기가비트 트랜스시버,[71] 500Mb/s ~ 12.5Gb/s의 속도 범위 및 8, 16 또는 32비트 병렬 폭(8b/10b 바이패스 모드에서 10, 20 또는 40)
  • GTH 다중 기가비트 트랜스시버, 500Mb/s ~ 13.1Gb/s의 속도 범위 및 8, 16 또는 32비트 병렬 폭(8b/10b 바이패스 모드에서 10, 20 또는 40)
  • GTZ 다중 기가비트 트랜스시버, 최대 28.05Gb/s의 속도 범위와 최대 128비트 병렬 폭(8b/10b 바이패스 모드에서 160인치)GTZ 트랜스시버는 존재하는 경우 주 FPGA와 별도의 다이 위에 위치한다.GTZ 트랜스시버에 대한 문서는 Xilinx GTZ 라운지의 회원으로 제한되어 공개적으로 이용할 수 없다.
  • 2세대 ×8 작업이 가능한 내장형 PCI Express 코어
  • 3세대 ×8 작업이 가능한 내장형 PCI Express 코어
  • ([72]Zynq-7000 장치) ARM Cortex-A9 기반 칩의 시스템을 포함하는 PS(처리 시스템) 블록
모델 가족 CLBs 6-LUTs(=CLBs×8) 슬라이셈스 블록 RAM(각각 36kbit) DSP48E1 블록 CMT 시계 영역 I/O 뱅크(최대) 사용자 I/O(최대) 기가비트 트랜스시버(최대) PCI Express 코어 XADC 프로세싱 시스템 메모들
XC7S6 스파르타-7 469* 3752* 280* 5* 10* 2 2 2시간 100HR - - - - XC7S15의 소프트웨어 제한 버전
XC7S15 스파르타-7 1000 8000 600 10 20 2 2 2시간 100HR - - - -
XC7S25 스파르타-7 1825 14600 1250 45 80 3 4 3HR 150 HR - - 1 - 트랜스시버가 비활성화된 XC7A25T
XC7S50 스파르타-7 4075 32600 2400 75 120 5 6 5시간 250 HR - - 1 - 트랜스시버가 비활성화된 XC7A50T
XC7S75 스파르타-7 6000* 48000* 3328* 90* 140* 8 8 8시간 400 HR - - 1 - XC7S100의 소프트웨어 제한 버전
XC7S100 스파르타-7 8000 64000 4400 120 160 8 8 8시간 400 HR - - 1 -
XC7A12T 아르틱스-7 1000* 8000* 684* 20* 40* 3 4 3HR 150 HR 2 GTP 1 Gen2×4 1 - XC7A25T의 소프트웨어 제한 버전
XC7A15T 아르틱스-7 1300* 10400* 800* 25* 45* 5 6 5시간 250 HR 4 GTP 1 Gen2×4 1 - XC7A50T의 소프트웨어 제한 버전
XC7A25T 아르틱스-7 1825 14600 1250 45 80 3 4 3HR 150 HR 4 GTP 1 Gen2×4 1 -
XC7A35T 아르틱스-7 2600* 20800* 1600* 50* 90* 5 6 5시간 250 HR 4 GTP 1 Gen2×4 1 - XC7A50T의 소프트웨어 제한 버전
XC7A50T 아르틱스-7 4075 32600 2400 75 120 5 6 5시간 250 HR 4 GTP 1 Gen2×4 1 -
XC7A75T 아르틱스-7 5900* 47200* 3568* 105* 180* 6 8 6시간 300 HR 8 GTP 1 Gen2×4 1 - XC7A100T의 소프트웨어 제한 버전
XC7A100T 아르틱스-7 7925 63400 4750 135 240 6 8 6시간 300 HR 8 GTP 1 Gen2×4 1 -
XC7A200T 아르틱스-7 16825 134600 11550 365 740 10 10 10시간 500 HR GTP 16 1 Gen2×4 1 -
XC7K70T 킨텍스로7번길 5125 41000 3350 135 240 6 8 4HR + 2HP 200 HR + 100 HP 8 GTX 1 Gen2×8 1 -
XC7K160T 킨텍스로7번길 12675 101400 8750 325 600 8 10 5HR + 3HP 250HR + 150HP 8 GTX 1 Gen2×8 1 -
XC7K325T 킨텍스로7번길 25475 203800 16000 445 840 10 14 7HR + 3HP 350HR + 150HP GTX 16 1 Gen2×8 1 -
XC7K355T 킨텍스로7번길 27825 222600 20350 715 1440 6 12 6시간 300 HR 24 GTX 1 Gen2×8 1 -
XC7K410T 킨텍스로7번길 31775 254200 22650 795 1540 10 14 7HR + 3HP 350HR + 150HP GTX 16 1 Gen2×8 1 -
XC7K420T 킨텍스로7번길 32575* 260600* 23752* 835* 1680* 8 16 8시간 400 HR GTX 32 1 Gen2×8 1 - XC7K480T의 소프트웨어 제한 버전
XC7K480T 킨텍스로7번길 37325 298600 27150 955 1920 8 16 8시간 400 HR GTX 32 1 Gen2×8 1 -
XC7V585T 비르텍스-7 45525 364200 27750 795 1260 18 18 3HR + 15HP 100HR + 750HP 36 GTX 3 Gen2×8 1 -
XC7V2000T 비르텍스-7 152700 1221600 86200 1292 2160 24 24 24 HP HP 1200 36 GTX 4 Gen2×8 1 - 4개의 동일한 FPGA 다이로 구성된 3D 장치
XC7Vx330T 비르텍스-7 25500 204000 17550 750 1120 14 14 1HR + 13HP 50 HR + 650 HP GTH 28 2 Gen3×8 1 -
XC7Vx415T 비르텍스-7 32200 257600 26100 880 2160 12 12 HP 12 HP 600 GTH 48 2 Gen3×8 1 -
XC7VX485T 비르텍스-7 37950 303600 32700 1030 2800 14 14 HP 14 HP 700 56 GTX 4 Gen2×8 1 -
XC7VX550T 비르텍스-7 43300* 346400* 34900* 1180* 2880* 20 20 HP 20 HP 600 GTH 80 2 Gen3×8 1 - XC7VX690T의 소프트웨어 제한 버전
XC7VX690T 비르텍스-7 54150 433200 43550 1470 3600 20 20 HP 20 HP 1000 GTH 80 3 Gen3×8 1 -
XC7Vx980T 비르텍스-7 76500 612000 55350 1500 3600 18 18 HP 18 HP 900 GTH 72 3 Gen3×8 1 -
XC7Vx1140T 비르텍스-7 109400 875200 70800 1880 3360 24 24 24 HP HP 1100 96 GTH 4 Gen3×8 1 - 4개의 동일한 FPGA 다이로 구성된 3D 장치
XC7VH580T 비르텍스-7 54700 437600 35400 940 1680 12 12 HP 12 HP 600 48 GTH + 8 GTZ 2 Gen3×8 1 - 2개의 FPGA 다이(XC7Vx1140T FPGA 다이와 동일) 및 1 GTZ 다이로 구성된 이질성 3D 장치
XC7VH870T 비르텍스-7 82050 656400 53100 1410 2520 18 18 HP 18 HP 300 72 GTH + 16 GTZ 3 Gen3×8 1 - 3개의 FPGA 다이(XC7Vx1140T FPGA 다이와 동일)와 2 GTZ 다이로 구성된 이질성 3D 장치
XC7Z007S 진크 7000(Artix-7 FPGA 원단)[73] 1800* 14400* 50* 66* 2 4 2시간 100HR - - 1 단핵 ARM 코어 1개가 비활성화된 소프트웨어 제한 XC7Z010
XC7Z012S 진크 7000(Artix-7 FPGA 원단) 4300* 34400* 72* 120* 3 6 3HR 150 HR 4 GTP 1 Gen2×4 1 단핵 ARM 코어 1개가 비활성화된 소프트웨어 제한 XC7Z015
XC7Z014S 진크 7000(Artix-7 FPGA 원단) 5075* 40600* 107* 170* 4 6 4시간 200 HR - - 1 단핵 하나의 ARM 코어가 비활성화된 소프트웨어 제한 XC7Z020
XC7Z010 진크 7000(Artix-7 FPGA 원단) 2200 17600 1500 60 80 2 4 2시간 100HR - - 1 이중 코어
XC7Z015 진크 7000(Artix-7 FPGA 원단) 5775 46200 3600 95 160 3 6 3HR 150 HR 4 GTP 1 Gen2×4 1 이중 코어
XC7Z020 진크 7000(Artix-7 FPGA 원단) 6650 53200 4350 140 220 4 6 4시간 200 HR - - 1 이중 코어
XC7Z030 진크 7000(킨텍스-7 FPGA 원단) 9825 78600 6650 265 400 5 8 2HR + 3HP 100HR + 150HP 4 GTX 1 Gen2×4 1 이중 코어
XC7Z035 진크 7000(킨텍스-7 FPGA 원단) 21487.5* 171900* 500* 900 8 14 5HR + 3HP 212 HR + 150 HP 8 GTX 1 Gen2×8 1 이중 코어 XC7Z045의 소프트웨어 제한 버전
XC7Z045 진크 7000(킨텍스-7 FPGA 원단) 27325 218600 17600 545 900 8 14 5HR + 3HP 212 HR + 150 HP 8 GTX 1 Gen2×8 1 이중 코어
XC7Z100 진크 7000(킨텍스-7 FPGA 원단) 34675 277400 27050 755 2020 8 14 5HR + 3HP 250HR + 150HP GTX 16 1 Gen2×8 1 이중 코어

참고: 많은 7 시리즈 장치들은 실제로 소프트웨어로 제한된 버전의 대형 장치들이다.[74] 예를 들어, XC7A35T는 XC7A50T와 정확히 동일한 다이이지만, 지오메트리와 블록 카운트는 동일하지만 Xilinx 개발 도구는 위 표의 한계치까지 장치 사용을 인위적으로 제한한다.그러한software-limitted 장치;경로 도구가 최적으로 정리/단장하다. 블록에, 가능성이 매우 작은 공간을 가질 때 전체 사용했거나 곧"전체"장치로부터 아주 다른 행동:XC7A50T 자원의 90%가장 가능성이(또는 매우 부적당한 성능과 함께 성공하)라우팅 하는 데 실패할 것이라고 place&amp부터 활용될 수 있는 디자인이 있습니다.r하위 최적 배치로 인한 라우팅 리소스 부족 해제.그러나 자원의 100%라도 활용하는 XC7A35T 설계는 실제 하드웨어 제한과는 거리가 멀기 때문에 성능 저하 없이 거의 확실히 라우팅될 것이며, 플래커는 사용된 총 CLB/DSP/블록 RAM 수가 허용된 소프트웨어 제한 내에 있는 한 가용 블록의 하위 집합을 활용할 수 있는 완전한 자유가 있다.소프트웨어 강제 제한은 위 표에 *로 표시된다.

참고: 일부 스파르타-7 장치는 일부 Artix-7 장치와 동일하지만 트랜스시버가 비활성화되어 있다.그러나 이는 위의 소프트웨어 강제 사용 제한과는 다르다. 트랜스시버의 전력과 I/O 패드가 포장의 장치 핀에 접착되지 않기 때문에 트랜스시버는 어차피 사용할 수 없다.

참고: Artix-7 기기는 Gen2×8이 지원되는 킨텍스-7 기기와 동일한 PCI Express 블록을 사용하지만, GTP 송수신기 제한으로 인해 대부분의 Gen2×4 구성에서만 사용할 수 있다.

참고: 일부 장치의 최대 사용자 I/O 수는 I/O 뱅크 수가 암시하는 것보다 작다.즉, 전체 패드를 실제로 결합하는 어떤 포장에서도 기기를 사용할 수 없다는 뜻이다.

UltraScale 및 UltraScale+

UltraScale 장치는 다음과 같이 구성된다.[75]

  • 7 시리즈 CLB의 수정된 버전인 CLB(구성 가능한 논리 블록):
    • 이제 모든 CLB는 정확히 하나의 슬라이스를 포함하고 있는데, 슬라이스엠 또는 슬라이셀이 될 수 있다.
    • 이제 모든 SLASS에는 8개의 6-입력 LUT, 16개의 플립플롭, 캐리어 체인, 와이드 LUT 멀티플렉서의 3-레벨 트리가 포함되어 있어 대략 2개의 7 시리즈 SLASS(그리고 단일 CLB의 대략적인 논리 용량을 유지)에 해당한다.
    • 더 높은 와이드 LUT 멀티플렉서 트리 때문에 SLAS 내의 LUT는 이제 단일 9인치 LUT로 결합할 수 있다.
    • 이제 SLICEM 내에서 사용 가능한 분산 RAM 조합:
      • 32×16, 64×8, 128×4, 256×2, 512×1 단일 포트 RAM
      • 32×8, 64×4, 128×2, 256×1 이중 포트 RAM
      • 32×4, 64×2, 128×1 쿼드 포트 RAM
      • 32×2, 64×1 옥탈 포트 RAM
      • 32×14, 64×7 단순 이중 포트 RAM
  • 36kbit의 분할 가능한 진정한 듀얼 블록 RAM, 7 시리즈에 비해 일부 경미한 업그레이드
  • DSP48E2 블록, 7 시리즈 DSP48E1 블록에 비해 일부 소규모 업그레이드
  • CMT가 있는 I/O 뱅크: 7 시리즈에서[76] 주요 변경 사항 포함
    • 은행은 여전히 HR과 HP 종류로 나온다.
    • 각 뱅크에는 52개의 I/O 핀: 24개의 차동 쌍과 4개의 비수리 핀이 있다.
    • 뱅크는 각각 6개의 차동 쌍과 1개의 비수리 핀으로 구성된 4바이트 그룹으로 분할된다.
    • 각 바이트 그룹은 하위 니블(3개의 차동 쌍 포함)과 상위 니블(3개의 차동 쌍과 1개의 비수리 핀 포함)으로 추가로 분할된다.
    • ISERDES/OSERDES 블록은 BITSLICE 블록으로 대체되며, 모든 핀에 대해 TX BITSLICE 및 RX 비트라이스가 하나씩 있으며, 니블에 있는 모든 핀에 대한 트리스테이트 신호를 제어할 수 있는 모든 니블에 대해 TX 비트라이스가 추가된다.
    • 각 은행에는 MMCM 1개와 PL 2개로 구성된 CMT가 있다.
    • MIPI D-PHY 지원 추가
  • 클럭 영역으로 분할된 훨씬 더 복잡하고 분산된 글로벌 클럭 네트워크
  • 다시 한번 7 Series XADC의 이름을 바꾼 시스템 모니터.FPGA 다이당 하나의 시스템 모니터가 있다(즉, 멀티 다이 FPGA에는 다중 시스템 모니터가 있다).
  • 기타 구성 논리
  • 최대 16.3Gb/s의 속도 및 16, 32 또는 64비트 병렬 폭(8b/10b 바이패스 모드에서 20, 40 또는 80비트)의 GTH 다중 기가비트 트랜스시버
  • (일부 장치) 최대 30.5Gb/s의 속도와 16, 32, 64 또는 128비트 병렬 너비의 GTY 다중 기가비트 트랜스시버(8b/10b 바이패스 모드에서 20, 40, 80 또는 160비트)
  • 3세대 ×8 작업이 가능한 내장형 PCI Express 코어
  • (일부 장치) 100기가비트 이더넷 MAC
  • (일부 장치에) 내장된 인터라켄 코어

UltraScale+ 기기는 몇 가지 차이점이 있다.

  • HR 은행은 더 이상 존재하지 않으며, HR 은행과 매우 다른 새로운 종류의 I/O 은행: HD(고밀도) 은행으로 대체된다.
    • 뱅크당 24핀(12개의 차동 쌍)
    • CMT 없음
    • SERDES 또는 BITSLICE 블록 없음. 사용 가능한 로직은 단순 플립플롭 또는 DDR 레지스터뿐입니다.
  • 업그레이드된 MMCM 및 PLL
  • 업그레이드된 GTH 트랜스시버
  • 최대 32.75Gb/s의 속도로 업그레이드된 GTY 트랜스시버
  • 일부 장치에는 최대 58.0Gb/s의 속도(PAM4 인코딩 사용)와 16, 32, 64 또는 128비트(8b/10b 바이패스 모드에서 20, 40, 80 또는 160비트)의 병렬 전송기가 있다.
  • 새 PCI Express 코어:
    • PCIE4 코어 3세대 ×16 또는 4세대 ×8가동 가능
    • PCIE4C 코어, CCIX 프로토콜 추가 가능
  • 4096×72 구성에서 진정한 이중 포트 288kbit RAM인 새로운 UltraRAM 블록이 있는 장치도 있다.

Zynq UltraScale+ 장치는 FPGA와 다이(die)를 공유하는 칩 기반의 ARM Cortex-A53 기반 시스템이다.기기의 SoC 부분을 처리 시스템(PS)이라고 한다.Zynq UltraScale+ MPSoC의 각 모델은 CG, EG, EV의 최대 3개의 하위 모델에서 사용할 수 있다.이러한 하위 모델 간의 주요 차이점은 CPU와 GPU 구성에 있다.[77]Zynq UltraScale+ RFSoC 장치는 MPSoC EG 하위 모델과 동일한 PS 기능을 가진 DR 하위 모델에서 사용할 수 있다.

CG EG와 DR EV
APU 암 A53 2배 4x 암 A53 4x 암 A53
RPU 2x 암 R5 2x 암 R5 2x 암 R5
GPU - 암 말리-400MP2 암 말리-400MP2
VCU - - H.264/H.265

Zynq UltraScale+ 장치에는 다음과 같은 추가 블록이 있다.

모델 가족 CLBs 6-LUTs(=CLBs×8) 슬라이셈스 블록 RAM(각각 36kbit) Ultra RAM(각각 288kbit) DSP48E2 블록 CMT 시계 영역 I/O 뱅크(최대) 사용자 I/O(최대) 기가비트 트랜스시버(최대) PCI Express 코어 100기가비트 이더넷 MAC 인텔라켄 코어스 다른이들 메모들
XCKU025 킨텍스 울트라스케일 18180 145440 8460 360 - 1152 6 12 (4×3) 2HR + 4HP 104 HR + 208 HP GTH 12 1 - - - XCKU040의 절단(부분) 버전
XCKU035 킨텍스 울트라스케일 25391* 203128* 540* - 1700* 10 20 (4×5) 2HR + 8HP 104 HR + 416 HP GTH 16 2* - - - XCKU040의 소프트웨어 제한 버전
XCKU040 킨텍스 울트라스케일 30300 242400 14100 600 - 1920 10 20 (4×5) 2HR + 8HP 104 HR + 416 HP GTH 20 3 - - -
XCKU060 킨텍스 울트라스케일 41460 331680 18360 1080 - 2760 12 30 (6×5) 2HR + 10HP 104시간 + 520HP GTH 32 3 - - -
XCKU085 킨텍스 울트라스케일 62190* 497520* 1620* - 4100* 22 54 (6×9) 4HR + 18HP 104 HR + 572 HP GTH 56 4* - - - XCKU115의 소프트웨어 제한 버전(단일 다이 포함)
XCKU095 킨텍스 울트라스케일 67200 537600 9600 1680* - 768 16 40 (5×8) 1HR + 15HP 52시간 + 650HP 32 GTH + 32 GTY 4 2* 2* - XCVU095의 소프트웨어 제한 버전
XCKU115 킨텍스 울트라스케일 82920 663360 36720 2160 - 5520 24 60 (6×10) 4HR + 20HP 156 HR + 676 HP 64 GTH 6 - - - XCKU060 2개로 만든 멀티 다이 FPGA
XCVU065 버텍스 울트라스케일 44760 358080 9660 1260 - 600 10 30 (6×5) 1HR + 9HP 52HR + 468HP 20 GTH + 20 GTY 2 3 3 -
XCVU080 버텍스 울트라스케일 55714* 445712* 1421* - 672* 16 40 (5×8) 1HR + 15HP 52HR + 780HP 32 GTH + 32 GTY 4 4 6 - XCVU095의 소프트웨어 제한 버전
XCVU095 버텍스 울트라스케일 67200 537600 9600 1728 - 768 16 40 (5×8) 1HR + 15HP 52HR + 780HP 32 GTH + 32 GTY 4 4 6 -
XCVU125 버텍스 울트라스케일 89520 716160 19320 2520 - 1200 20 60 (6×10) 2HR + 18HP 104시간 + 780HP 40 GTH + 40 GTY 4 6 6 - XCVU065 2개로 만든 멀티 다이 FPGA
XCVU160 버텍스 울트라스케일 115800* 926400* 3276* - 1560* 28 84 (6×14) 2HR + 26HP 52시간 + 650HP 52 GTH + 52 GTY 4* 9 8 - XCVU190의 소프트웨어 제한 버전(단일 다이 포함)
XCVU190 버텍스 울트라스케일 134280 1074240 28980 3780 - 1800 30 90 (6×15) 3HR + 27HP 52시간 + 650HP 60 GTH + 60 GTY 6 9 9 - 3 XCVU065로 만든 멀티 다이 FPGA
XCVU440 버텍스 울트라스케일 316620 2532960 57420 2520 - 2880 30 45 (9×5) 3HR + 27HP 52 HR + 1404 HP GTH 48 6 3 - - 3개의 전용 다이로 만든 멀티 다이 FPGA
XCAU10P Artix UltraScale+ 5500 44000 100 - 400 3 HP 3개 + HD 3개 156 HP + 72 HD GTH 12 1PCI4C - - - 아직 생산되지 않은
XCAU15P Artix UltraScale+ 9720 77760 144 - 576 3 HP 3개 + HD 3개 156 HP + 72 HD GTH 12 1PCI4C - - - 아직 생산되지 않은
XCAU20P Artix UltraScale+ 13625 109000 200 - 900 3 HP 3개 + HD 3개 156 HP + 72 HD 12 GTY 1PCI4 - - - 아직 생산되지 않은
XCAU25P Artix UltraScale+ 17625 141000 300 - 1200 4 HP 4개 + HD 4 HD 4개 208 HP + 96 HD 12 GTY 1PCI4 - - - 아직 생산되지 않은
XCKU3P 킨텍스 울트라스케일+ 20340* 162720* 360* 48* 1368* 4 16 (4×4) HP 4개 + HD 4 HD 4개 208 HP + 96 HD 16 GTY 1PCI4 - - - XCKU5P의 소프트웨어 제한 버전
XCKU5P 킨텍스 울트라스케일+ 27120 216960 12480 480 64 1824 4 16 (4×4) HP 4개 + HD 4 HD 4개 208 HP + 96 HD 16 GTY 1PCI4 1 - -
XCKU9P 킨텍스 울트라스케일+ 34260 274080 18000 912 - 2520 4 25 (4×7-3) 4HP + 5 HD 208 HP + 96 HD GTH 28 - - - - PS가 비활성화된 상태에서 XCZU9*와 동일한 다이
XCKU11P 킨텍스 울트라스케일+ 37320 298560 18540 600 80 2928 8 29 (4×8-3) HP 8개 + HD 4개 416 HP + 96 HD 32 GTH + 20 GTY 4PCI4 2 1 - PS가 비활성화된 상태에서 XCZU11*과 동일한 다이
XCKU13P 킨텍스 울트라스케일+ 42660 341280 23040 744 112 3528 4 25 (4×7-3) 4HP + 5 HD 208 HP + 96 HD GTH 28 - - - - PS가 비활성화된 상태에서 XCZU15*와 동일한 다이
XCKU15P 킨텍스 울트라스케일+ 65340 522720 20160 984 128 1968 11 41 (4×11-3) 11 HP + 4 HD 572 HP + 96 HD 44 GTH + 32 GTY 5PCI4 4 4 - XCZU19*와 동일한 다이, 장애인 PS
XCKU19P 킨텍스 울트라스케일+ 105300 842400 1728 288 1080 9 45 (5×9) 9HP + 3 HD 468 HP + 72 HD 32 GTY 3PCI4C 1 - - XCVU23P의 부분 버전
XCVU3P 버텍스 울트라스케일+ 49260 394080 24660 720 320 2280 10 30 (6×5) HP 10 HP 520 40 GTY 2PCI4 3 3 -
XCVU5P 버텍스 울트라스케일+ 75072.125* 600577* 1024* 470* 3474* 20 60 (6×10) HP 20 HP 832 80 GTY 4PCI4 4* 4* - XCVU7P의 소프트웨어 제한 버전
XCVU7P 버텍스 울트라스케일+ 98520 788160 49320 1440 640 4560 20 60 (6×10) HP 20 HP 832 80 GTY 4PCI4 6 6 - XCVU3P FPGA 2개로 만든 멀티 다이 FPGA
XCVU9P, XCU200 버텍스 울트라스케일+ 147780 1182240 75120 2160 960 6840 30 90 (6×15) HP 30 HP 832 120 GTY 6PCI4 9 9 - 3개의 XCVU3P FPGA로 만든 멀티 다이 FPGA.

XCU200은 XCVU9P를 재장착한 Alveo U200 보드에 사용되는 FPGA의 명칭이다.

XCVU11P 버텍스 울트라스케일+ 162000 1296000 74160 2016 960 9216 12 96 (8×12) HP 12 HP 624 96 GTY 3PCI4 9 6 - 다이스 3개로 만든 멀티 다이 FPGA
XCVU13P, XCU250 버텍스 울트라스케일+ 216000 1728000 98880 2688 1280 12288 16 128 (8×16) HP 16 HP 832 GTY 128 4PCI4 12 8 - 4개의 다이(XCVU11P와 동일한 베이스 다이)로 만들어진 멀티 다이 FPGA, XCU250은 Alveo U250 보드에 사용되는 FPGA의 명칭으로 XCVU13P를 다시 장착한다.
XCVU19P 버텍스 울트라스케일+ 510720 4085760 119520 2160 320 3840 40 180 (9×20) 40 HP + 4 HD 1976년 HP + 96 HD 80 GTY 8PCI4C - - - 4다이로 만든 멀티 다이 FPGA
XCVU23P, XCU26 버텍스 울트라스케일+ 128700 1029600 29040 2112 352 1320 11 55 (5×11) 11HP + 3 HD 3개 572 HP + 72 HD 34 GTY + 4 GTM 4PCI4C 2 - - XCU26은 Alveo SN1022 Smart에 사용되는 FPGA의 명칭이다.재장착된 XCVU23P인 NIC 보드
XCVU27P 버텍스 울트라스케일+ 162000* 1296000* 74160* 2016* 960* 9216* 16 128 (8×16) HP 16 HP 676 32 GTY + 48 GTM 1PCI4 15 8 - XCVU29P의 소프트웨어 제한 버전
XCVU29P 버텍스 울트라스케일+ 216000 1728000 98880 2688 1280 12288 16 128 (8×16) HP 16 HP 676 32 GTY + 48 GTM 1PCI4 15 8 - 4개의 다이로 만들어진 멀티 다이 FPGA; 1개의 다이(die)는 XCVU11P에 사용된 것과 동일하며, 나머지 3개의 다이에는 GTM 트랜스시버가 포함되어 있다.
XCVU31P Virtex UltraScale+ HBM 54960 439680 25680 672 320 2880 4 32 (8×4) 4HP HP 208 32 GTY 4PCI4C 2 - HBM 메모리 컨트롤러 + 4GB HBM 메모리 스택 XCVU33P와 동일한 다이이지만 HBM 메모리가 더 적은
XCVU33P Virtex UltraScale+ HBM 54960 439680 25680 672 320 2880 4 32 (8×4) 4HP HP 208 32 GTY 4PCI4C 2 - 2 HBM 메모리 컨트롤러 + 2×4GB HBM 메모리 스택
XCVU35P, XCU50 Virtex UltraScale+ HBM 108960 871680 50400 1344 640 5952 8 64 (8×8) HP 8 416 HP 64 GTY 1PCI4 + 4PCI4C 5 2 2 HBM 메모리 컨트롤러 + 2×4GB HBM 메모리 스택 XCVU33P + XCVU11P 다이 1개로 만든 멀티 다이 FPGA, XCU50은 Alveo U50 보드에 사용되는 FPGA의 명칭으로 XCVU35P를 재장착한다.
XCVU37P, XCU280 Virtex UltraScale+ HBM 162960 1303680 75120 2016 960 9024 12 96 (8×12) HP 12 HP 624 96 GTY 2PCI4 + 4PCI4C 8 4 2 HBM 메모리 컨트롤러 + 2×4GB HBM 메모리 스택 XCVU33P + 2 XCVU11P 다이로 만든 멀티 다이 FPGA, XCU280은 XCVU37P를 재장착한 Alveo U280 보드에 사용되는 FPGA의 명칭이다.
XCVU45P Virtex UltraScale+ HBM 108960 871680 50400 1344 640 5952 8 64 (8×8) HP 8 416 HP 64 GTY 1PCI4 + 4PCI4C 5 2 2 HBM 메모리 컨트롤러 + 2×8GB HBM 메모리 스택 XCVU35P와 동일하지만 HBM 메모리가 더 많은 경우
XCVU47P Virtex UltraScale+ HBM 162960 1303680 75120 2016 960 9024 12 96 (8×12) HP 12 HP 624 96 GTY 2PCI4 + 4PCI4C 8 4 2 HBM 메모리 컨트롤러 + 2×8GB HBM 메모리 스택 XCVU37P와 동일하지만 HBM 메모리가 더 많은 경우
XCVU57P Virtex UltraScale+ HBM 162960 1303680 75120 2016 960 9024 12 96 (8×12) HP 12 HP 624 32 GTY + 32 GTM 4PCI4C 10 4 2 HBM 메모리 컨트롤러 + 2×8GB HBM 메모리 스택 XCVU47P와 동일하지만 XCVU11P 다이와 함께 XCVU27P GTM 포함 다이로 대체됨
XCZU1CG, XCZU1EG 진크 울트라스케일+ MPSoC 4680 37440 108 - 216 3 HP 3개 + HD 1개 156 HP + 24 HD - - - - 프로세싱 시스템 아직 생산되지 않은
XCZU2CG, XCZU2EG 진크 울트라스케일+ MPSoC 5904* 47232* 150* - 240* 3 6 (2×3) HP 3개 + HD 4개 156 HP + 96 HD - - - - 프로세싱 시스템 소프트웨어 제한 XCZU3
XCZU3CG, XCZU3EG 진크 울트라스케일+ MPSoC 8820 70560 3600 216 - 360 3 6 (2×3) HP 3개 + HD 4개 156 HP + 96 HD - - - - 프로세싱 시스템
XCZU4CG, XCZU4EG, XCZU4EV 진크 울트라스케일+ MPSoC 10980* 87840* 128* 48* 728* 4 12 (3×4) HP 4개 + HD 4 HD 4개 156 HP + 96 HD GTH 16 2PCI4 - - 처리 시스템, VCU 소프트웨어 제한 XCZU5
XCZU5CG, XCZU5EG, XCZU5EV, XCK26 진크 울트라스케일+ MPSoC 14640 117120 7200 144 64 1248 4 12 (3×4) HP 4개 + HD 4 HD 4개 156 HP + 96 HD GTH 16 2PCI4 - - 처리 시스템, VCU XCK26은 재장착된 XCZU5EV 장치인 모듈의 Kria K26 시스템에 있는 장치의 명칭이다.
XCZU6CG, XCZU6EG 진크 울트라스케일+ MPSoC 26825.5* 214604* 714* - 1973* 4 25 (4×7-3) 4HP + 5 HD 208 HP + 120 HD GTH 24 - - - 프로세싱 시스템 소프트웨어 제한 XCZU9
XCZU7CG, XCZU7EG, XCZU7EV, XCU30 진크 울트라스케일+ MPSoC 28800 230400 12720 312 96 1728 8 20 (4×6-4) HP 8개 + HD 4개 416 HP + 48 HD GTH 24 2PCI4 - - 처리 시스템, VCU XCU30은 XCZU7EV 장치를 재장착한 Alveo U30 보드의 기기 명칭이다.
XCZU9CG, XCZU9EG 진크 울트라스케일+ MPSoC 34260 274080 18000 912 - 2520 4 25 (4×7-3) 4HP + 5 HD 208 HP + 120 HD GTH 24 - - - 프로세싱 시스템
XCZU11EG 진크 울트라스케일+ MPSoC 37320 298560 18540 600 80 2928 8 29 (4×8-3) HP 8개 + HD 4개 416 HP + 96 HD 32 GTH + 16 GTY 4PCI4 2 1 프로세싱 시스템
XCZU15EG 진크 울트라스케일+ MPSoC 42660 341280 23040 744 112 3528 4 25 (4×7-3) 4HP + 5 HD 208 HP + 120 HD GTH 24 - - - 프로세싱 시스템
XCZU17EG 진크 울트라스케일+ MPSoC 52925.375* 423403* 796* 102* 1590* 11 41 (4×11-3) 11 HP + 4 HD 572 HP + 96 HD 44 GTH + 28 GTY 4*PCI4 2* 2* 프로세싱 시스템 소프트웨어 제한 XCZU19
XCZU19EG, XCU25 진크 울트라스케일+ MPSoC 65340 522720 20160 984 128 1968 11 41 (4×11-3) 11 HP + 4 HD 572 HP + 96 HD 44 GTH + 28 GTY 5PCI4 4 4 프로세싱 시스템 XCU25는 재장착된 XCZU19EG 장치인 Alveo U25 보드에 있는 장치의 명칭이다.
XCZU21DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 208 HP + 72 HD 16 GTY 2PCI4 2 1 프로세싱 시스템

SD-FEC 코어 8개

 XCZU28DR과 같은 다이
XCZU25DR 진크 울트라스케일+ RFSoC 38761* 310088* 19561* 792* 48* 3145* 6 33 (6×6-3) HP 6개 + HD 4 HD 4개 299 HP + 48 HD 8 GTY 1PCI4 1 1 프로세싱 시스템

8×4GSPS RF-ADC, 8×6.5GSPS RF-DAC

 부분 XCZU28DR 다이
XCZU27DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 299 HP + 48 HD 16 GTY 2PCI4 2 1 프로세싱 시스템

8×4GSPS RF-ADC, 8×6.5GSPS RF-DAC

 XCZU28DR과 같은 다이
XCZU28DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 299 HP + 48 HD 16 GTY 2PCI4 2 1 프로세싱 시스템

8×4GSPS RF-ADC, 8×6.5GSPS RF-DAC,

SD-FEC 코어 8개
XCZU29DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 312 HP + 96 HD 16 GTY 2PCI4 2 1 프로세싱 시스템

16×2GSPS RF-ADC, 16×6.5GSPS RF-DAC

 XCZU28DR과 같은 다이
XCZU39DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 312 HP + 96 HD 16 GTY 2PCI4 2 1 프로세싱 시스템

16×2.2GSPS RF-ADC, 16×6.5GSPS RF-DAC

 XCZU28DR과 같은 다이
XCZU42DR 진크 울트라스케일+ RFSoC 27960 223680 648 160 1872 5 HP 5개 + HD 1개 128 HP + 24 HD 8 GTY - - - 프로세싱 시스템

2×5GSPS RF-ADC,

8×2.5GSPS RF-ADC,

8×10GSPS RF-DAC
XCZZ43DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 299 HP + 48 HD 16 GTY 2PCI4C 2 1 프로세싱 시스템

4×5GSPS RF-ADC,

4×10GSPS RF-DAC

 XCZU48DR과 같은 다이
XCZZ46DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 312 HP + 48 HD 16 GTY 2PCI4C 2 1 프로세싱 시스템

4×5GSPS RF-ADC,

8×2.5GSPS RF-ADC

12×10GSPS RF-DAC,

SD-FEC 코어 8개

 XCZU48DR과 같은 다이
XCZZ47DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 299 HP + 48 HD 16 GTY 2PCI4C 2 1 프로세싱 시스템

8×5GSPS RF-ADC,

8×10GSPS RF-DAC

 XCZU48DR과 같은 다이
XCZU48DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 299 HP + 48 HD 16 GTY 2PCI4C 2 1 프로세싱 시스템

8×5GSPS RF-ADC,

8×10GSPS RF-DAC

SD-FEC 코어 8개
XCZU49DR 진크 울트라스케일+ RFSoC 53160 425280 26700 1080 80 4272 8 45 (6×8-3) HP 8개 + HD 6개 312 HP + 96 HD 16 GTY 2PCI4C 2 1 프로세싱 시스템

16×2.5GSPS RF-ADC,

16×10GSPS RF-DAC

 XCZU48DR과 같은 다이

참고: 일부 UltraScale+ 장치에서는 프로세싱 시스템(및 VCU)을 위한 하단에 구멍이 있기 때문에 클럭 영역 그리드가 불규칙하다.

베르살

2018년 시린엑스는 베르살이라는 제품군을 발표했다.[78]베르살 칩에는 CPU, GPU, DSP, FPGA 구성품이 포함될 것이다.Versal은 7nm 공정 기술을 사용하여 제조될 것이다.시린엑스는 베르살 제품이 2019년 하반기에 출시될 것이라고 밝혔다.[79]

Versal 장치는 다음과 같이 구성된다.[80]

  • 장치 부팅 및 작동 모니터링을 담당하는 MicroBlaze 기반 프로세서 블록인 PMC(Platform Management Controller)
  • PS(Processing System), 듀얼 코어 Cortex-A72(APU)와 듀얼 코어 Cortex-R5F(RPU)를 갖춘 칩 블록의 ARM 시스템
  • (일부 디바이스에서) CPM, CCIX가 지원되는 하드 PCI Express 블록, 4세대 및 5세대 버전 제공
  • (일부 장치에서는) XRAM, 정적 RAM의 단일 32Mbit 블록
  • AXI4 인터페이스 블록을 사용하여 PS, CPM, FPGA, DDMC 코어 및 AI 코어를 함께 연결하는 장치를 확장하는 NoC(Network on Chip)
  • DDRC(DDR 메모리 컨트롤러) 블록 하나 이상
  • UltraScale+HP I/O 뱅크의 후속인 XPIO I/O 뱅크; 이전 장치와의 이탈에서는 XPIO 뱅크가 FPGA 부품 외부에 있는 것으로 간주되며, 일부 XPIO 뱅크는 DDMC 블록에서만 사용할 수 있다(FPGA 연결 없음).
  • FPGA 또는 CPM에서 사용할 수 있는 GTY 트랜스시버
  • GTY 트랜스시버, GTY 트랜스시버의 소폭 개선
  • GTM 트랜스시버
  • 다음을 포함한 FPGA 패브릭:
    • 이전 아키텍처와 상당히 다른 구성 가능한 논리 블록(CLB)
      • a CLB는 슬라이스 4개: 슬라이스 2개, 슬라이스 2개
      • 각 SLASS는 여전히 8개의 6-입력 LUT를 포함하고 있으며, 각 LUT는 공유 입력을 가진 2개의 5-입력 LUT로 분할 가능함
      • 각 슬라이스에는 여전히 각 LUT당 두 개의 플립플롭이 16개 들어 있다.
      • 더 이상 넓은 LUT 멀티플렉서가 없다.
      • 캐리 체인이 새로운 캐리와 캐스케이드 논리로 대체되었다.
      • 분산 RAM 구성이 다름
    • 36kbit True 이중 포트 블록 RAM, UltraScale+에서 일부 변경 사항 포함
    • 288kbit UltraRAM 블록, UltraScale+의 일부 변경 사항 포함
    • 기존 DSP48* 블록을 대체하는 DSP58 블록; 인접한 DSP58 블록 2개를 단일 DSP58_CPLX 블록으로 결합하여 복잡한 산술을 수행할 수 있음
    • UltraScale+와 유사한 HD I/O 블록
      • 이제 블록당 11개의 디퍼렌셜 페어(22핀)가 있음
    • NoC 마스터 액세스 포트
    • NoC 슬레이브 액세스 포트
    • 하드 IP 블록:
      • PCI Express Gen4 및 Gen5 코어
      • MRMAC(멀티미디어 이더넷 MAC), 1×100Gbit, 2×50Gbit, 1×40Gbit, 4×25Gbit, 4×10Gbit 구성으로 사용 가능
      • DCMAC(600G 채널화 다중 이더넷 서브시스템), 1×400Gbit, 3×200Gbit, 6×100Gbit 구성으로 사용 가능
      • 600Gbit Interlaken 블록, 12×56.42Gbit, 24×28.21Gbit 또는 24×12.5Gbit 구성
      • 400Gbit HSC(고속 암호화) 엔진, 1×400Gbit, 2×200Gbit 또는 4×100Gbit 구성으로 사용 가능
  • (일부 기기에서) AI 엔진, 기계 학습을 위한 벡터 프로세서 코어
모델 가족 SLASS 6-LUTs(=SLICEs×8) 블록 RAM(각각 36kbit) Ultra RAM(각각 288kbit) DSP58 블록 DDMC 블록 XPIO 은행 HDIO 은행 NoC 마스터/슬레이브 포트 트랜스시버 PCI Express 블록 이더넷 MAC 인터라켄블록 HSC 블록 AI 엔진 기타 메모들
XCVC1352 베르살 AI 코어 30848 246784 441 209 928 2 7 2 10 8 GTYPE 1세대 4 1 MRMAC - - 128 XRAM 아직 생산되지 않은
XCVC1502 베르살 AI 코어 45568 364544 547 215 1312 2 7 2 14 44 GTY 4세대 4 MRMAC - - 248 CPM 4세대 아직 생산되지 않은
XCVC1702 베르살 AI 코어 60032 480256 826 402 1696 2 7 2 18 24 GTYPT 1세대 4 3 MRMAC - - 320 XRAM 아직 생산되지 않은
XCVC1802 베르살 AI 코어 90625* 725000* 800* 325* 1600* 4 12 2 28 44 GTY 4세대 4 MRMAC - - 300 (50×6) CPM 4세대 XCVC1902의 소프트웨어 제한 버전
XCVC1902 베르살 AI 코어 112480 899840 967 463 1968 4 12 2 28 44 GTY 4세대 4 MRMAC - - 400 (50×8) CPM 4세대
XCVM 1102 베르살 프라임 18784 150272 155 155 464 1 4 1 5 8 GTYPE 1세대 4 1 MRMAC - - - - 아직 생산되지 않은
XCVM1302 베르살 프라임 39616 316928 502 178 832 2 8 1 9 24 GTY 2세대 4 2 MRMAC - - - CPM 4세대 아직 생산되지 않은
XCVM1402 베르살 프라임 70720 565760 1150 286 1696 4 12 1 18 24 GTY 2세대 4 2 MRMAC - - - CPM 4세대 아직 생산되지 않은
XCVM1502 베르살 프라임 45568 364544 547 215 1312 2 7 2 14 44 GTY 4세대 4 MRMAC - - - CPM 4세대 아직 생산되지 않은
XCVM1802 베르살 프라임 112480 899840 967 463 1968 4 12 2 28 44 GTY 4세대 4 MRMAC - - - CPM 4세대 AI 엔진이 비활성화된 XCVC1902
XCVM2202 베르살 프라임 65088 520704 600 264 1312 3 9 2 21 32 GTYPT 2세대 5 2 MRMAC - - - CPM 5세대 아직 생산되지 않은
XCVM2302 베르살 프라임 89984 719872 1405 453 1904 3 9 2 30 8 GTM + 40 GTM 2세대 5 6 MRMAC - - - - 아직 생산되지 않은
XCVM2502 베르살 프라임 112528 900224 1341 677 3984 4 12 - 28 28 GTM + 16 GTM 2세대 5 2 MRMAC - - - CPM 5세대 아직 생산되지 않은
XCVM2902 베르살 프라임 127616 1020928 1981 645 2672 3 7 2 42 8 GTM + 40 GTM 2세대 5 6 MRMAC - - - - 아직 생산되지 않은
XCVP1102 베르살 프리미엄 89984 719872 1405 453 1904 3 9 2 30 8 GTYPE + 64 GTM 2세대 5 6 MRMAC + 4 DCMAC 2 3 - - 아직 생산되지 않은
XCVP1202 베르살 프리미엄 112528 900224 1341 677 3984 4 13 - 28 28 GTM + 20 GTM 2세대 5 2 MRMAC + 1 DCMAC - 1 - 2 CPM 5세대 아직 생산되지 않은
XCVP1402 베르살 프리미엄 127616 1020928 1981 645 2672 3 9 2 42 8 GTM + 96 GTM 2세대 5 6 MRMAC + 8 DCMAC 2 5 - - 아직 생산되지 않은
XCVP1502 베르살 프리미엄 215056 1720448 2541 1301 7440 4 13 - 52 28 GTM + 60 GTM 2세대 5 4 MRMAC + 3 DCMAC 1 2 - 2 CPM 5세대 아직 생산되지 않은
XCVP1552 베르살 프리미엄 219248 1753984 2541 1301 7392 4 13 - 52 68 GTM + 20 GTM 8세대 5 4 MRMAC + 1 DCMAC - 2 - 2 CPM 5세대 아직 생산되지 않은
XCVP1702 베르살 프리미엄 317584 2540672 3741 1925 10896 4 13 - 76 28 GTM + 100 GTM 2세대 5 6 MRMAC + 5 DCMAC 2 3 - 2 CPM 5세대 아직 생산되지 않은
XCVP1802 베르살 프리미엄 420112 3360896 4941 2549 14352 4 12 - 100 28 GTM + 140 GTM 2세대 5 8 MRMAC + 7 DCMAC 3 4 - 2 CPM 5세대 아직 생산되지 않은

통합 CPU가[81] 없는 FPGA

아르틱스

가족 발사하다 과정 논리세포 블록 램 DSP 조각 MGT PCIe 블록 멤 인트프 BW IO 핀 브이CCINT
nm 카운트 (K) TITO(ns) TCKO(ns) 합계(Mb) FMAX(MHz) 카운트 총 GMAC/s FMAX(MHz) 유형 카운트 Gbps 총 Gbps 유형 카운트 유형 Gbps
아르틱스-7 2010 28nm 16-215 0.94 0.4 0.9-13 509 45-740 929 628 GTP 0-16 6.6 211 x4 2세대 1 DDR3 1066 106-500 1.00

킨텍스

가족 발사하다 과정 논리세포 블록 램 울트라램 DSP 조각 MGT PCIe 블록 멤 인트프 BW IO 핀 브이CCINT
nm 카운트 (K) TITO(ns) TCKO(ns) 합계(Mb) FMAX(MHz) 합계(Mb) FMAX(MHz) 카운트 총 GMAC/s FMAX(MHz) 유형 카운트 Gbps 총 Gbps 유형 카운트 유형 Gbps
킨텍스로7번길 2010 28nm 66-478 0.58 0.26 5-34 601 240-1920 2845 741 GTX 4-32 12.5 800 x8 2세대 1 DDR3 1866 285-500 1.00
킨텍스 울트라스케일 2013[82] 20nm 318-1451 12.7-75.9 660 768-5520 8180 741 GTH, GTY 12-64 16.3 2086 x8 3세대 1-6 DDR3 2400 312-832 0.95
킨텍스 울트라스케일+ 2015[83] 16nm 356-1143 12.7-34.6 825 0-36 650 1368-3528 6287 891 GTH, GTY 16-76 32.75 3268 x16 3세대 0-5 DDR4 2666 280-668 0.85

참조

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