SONOS

SONOS
기타 용도는 Sonos(동음이의)를 참조하십시오.

SONOS는 "산화실리콘-산화질소-산화실리콘"의 줄임말로, 보다 정확하게는 "다결정 실리콘"-"이산화실리콘"-"질화실리콘"-"이산화실리콘"-"실리콘"-"실리콘"-"[1]: 121 은 PC에 의해 실현된 MOSFET(금속-산화물-반도체 전계효과 트랜지스터)의 단면 구조이다.1977년 [2]Fairchild Camera and Instrument의 Y. Chen.이 구조는 EEPROM이나 플래시 메모리 등의 비휘발성 메모리에 자주 사용됩니다.TFT LCD [3]디스플레이에 사용되는 경우가 있습니다.Charge Trap Flash(CTF; 차지 트랩플래시)의 1개입니다.전하 저장 재료에 "[4]: Fig. 1 폴리실리콘 기반 FG(플로팅 게이트)" 대신 실리콘 질화물(SiN34 또는910 SiN)을 사용하여 기존의 비휘발성 메모리 구조와 구별됩니다.또 다른 변형으로는 "SHINOS"("SHINOS")("hi-k"—"질화물"—"산화물"—"실리콘")이 있는데, 이는 고산화물층으로 치환됩니다.또 다른 고급 변형으로는 "MONOS"("금속-산화물-산화물-산화물-실리콘")[5]: 137 [6]: 66 가 있습니다.SONOS 기반의 제품을 제공하는 기업에는 사이프레스 세미컨덕터, 마크롱ix, 도시바, 유나이티드 마이크로일렉트로닉스, 플로아디아 등이 있다.

묘사

SONOS 메모리 셀 단면도

SONOS 메모리 셀은 표준 폴리실리콘 N채널 MOSFET 트랜지스터에 의해 형성되며 트랜지스터의 게이트 산화물 내부에 삽입된 소량의 질화규소를 첨가한다.질화물 조각은 비전도성이지만 정전하를 유지할 수 있는 많은 전하 포획 부위가 포함되어 있습니다.질화물 층은 주변 트랜지스터와 전기적으로 절연되지만 질화물에 저장된 전하가 기본 트랜지스터 채널의 전도율에 직접적인 영향을 미칩니다.산화물/질화물 샌드위치는 일반적으로 2nm 두께의 산화물 하층, 5nm 두께의 질화 규소 중간층 및 5~10nm 두께의 산화물 상층으로 구성됩니다.

폴리실리콘 컨트롤 게이트가 포지티브하게 바이어스되면 트랜지스터 소스 및 드레인 영역의 전자가 산화층을 통과하여 실리콘 질화물에 갇힙니다.이로 인해 드레인과 소스 사이에 에너지 장벽이 생겨 임계값 전압t V(트랜지스터를 통과하는 전류에 필요한 게이트 소스 전압)가 높아집니다.컨트롤 게이트에 음의 바이어스를 적용하여 전자를 다시 제거할 수 있습니다.

SONOS 메모리 어레이는 주소 디코더 및 센스 앰프 등의 주변 회로에 수평 및 수직 제어선(워드선 및 비트선)에 의해 접속되는 SONOS 트랜지스터의 그리드를 제작함으로써 구성된다.셀을 저장 또는 지운 후 컨트롤러는 소량의 전압을 소스 드레인 노드에 전달하여 셀 상태를 측정할 수 있습니다. 전류가 흐를 경우 셀은 논리적인 "1"로 간주되는 "포착된 전자 없음" 상태에 있어야 합니다.전류가 감지되지 않으면 셀은 "0" 상태로 간주되는 "감지 전자" 상태에 있어야 합니다.필요한 전압은 일반적으로 지워진 상태의 경우 약 2V, 프로그래밍 상태의 경우 약 4.5V입니다.

플로팅 게이트 구조와의 비교

일반적으로 SONOS는 기존 FG(플로팅 게이트) 유형의 메모리 [1]: 117 셀과 매우 유사하지만 가정적으로 더 높은 품질의 스토리지를 제공합니다.이는 SiN막의34 평탄한 균질성 때문인데, 다결정막은 미세한 이형성을 가지고 있다.플래시는 트랜지스터의 게이트 리드에 고성능 절연 장벽을 구축해야 하며, 종종 최대 9개의 다른 단계를 필요로 합니다. 반면 SONOS의 산화물 층은 기존 라인에서 더 쉽게 생성되고 CMOS 로직과 더 쉽게 결합될 수 있습니다.

또한 기존 플래시는 단일 단락 결함이 폴리실리콘 플로팅 게이트 전체를 방출하기 때문에 산화물 장애에[citation needed] 대한 내성이 낮습니다.SONOS 구조의 질화물은 비전도성이기 때문에 단락은 국소적인 전하 패치만 방해합니다.새로운 절연체 기술이 도입되어도 7~12nm 정도의 '하한'이 정해져 있기 때문에 플래시 디바이스는 약 45nm 회선폭보다 작게 확장하기가 어렵습니다.그러나 인텔-마이크론 그룹은 기존 FG [7]: 13 [8]기술을 사용하여 16nm의 평면 플래시 메모리를 구현했습니다.한편 SONOS는 동작하기 위해서는 매우 얇은 절연체 층이 필요하며 게이트 면적이 플래시보다 작습니다.이를 통해 SONOS는 보다 작은 라인폭으로 확장할 수 있으며, 40nm 팹에서 최근 사례가 생산되었으며 [9]20nm까지 확장될 것이라고 주장합니다.회선 폭은 결과 장치의 전체 스토리지와 직접 관련이 있으며 간접적으로 비용과 관련이 있습니다. 이론적으로 SONOS의 확장성이 향상되면 더 낮은 비용으로 더 큰 용량의 장치를 만들 수 있습니다.

또한 쓰기 중에 게이트를 바이어스하는 데 필요한 전압은 기존 플래시보다 훨씬 작습니다.플래시를 쓰기 위해 먼저 충전 펌프라고 하는 별도의 회로에 고전압이 축적되어 입력 전압이 9~20V로 증가합니다.이 프로세스에는 다소 시간이 걸립니다.즉, 플래시 셀에의 기입은 읽기보다 훨씬 느리고, 많은 경우 100~1000배 느립니다.또한 고출력의 펄스는 셀의 성능을 약간 저하시킵니다.즉, 플래시 디바이스는 종류에 따라 10,000~100,000회까지만 쓸 수 있습니다.SONOS 디바이스는 훨씬 낮은 쓰기 전압(일반적으로 5~8V)을 필요로 하며 같은 방식으로 성능이 저하되지 않습니다.SONOS는 반대로 전자가 ONO 층에 강하게 갇히게 되어 다시 제거되지 않는 문제를 겪습니다.장시간 사용 시 결국 전자가 충분히 갇히게 되어 전지를 영구적으로 "0" 상태로 설정할 수 있습니다. 이는 플래시의 문제와 유사합니다.그러나 [citation needed]SONOS에서는 약 10만 번의 쓰기/[10]삭제 사이클이 필요하며, 이는 레거시 FG 메모리 [11]셀에 비해 10배에서 100배 더 나쁜 것입니다.

역사

배경

상세 정보:금속질화산화물반도체트랜지스터

최초의 MOSFET (금속 산화물 반도체 전계효과 트랜지스터, MOS 트랜지스터)는 이집트 엔지니어 모하메드 M에 의해 발명되었다. 1959년 벨연구소에서 아탈라와 한국인 엔지니어 다원캉이 시연했다.[12]Khang은 Bell Labs에서 Simon Min Sze와 함께 플로팅 게이트 MOSFET를 발명했고,[13] 1967년 플로팅 게이트 메모리 셀로 사용할 것을 제안했습니다.이는 플로팅 게이트 [14]MOSFET에서의 전하 주입 및 저장을 기반으로 한 최초의 비휘발성 메모리로, 나중에 EPROM(소거 가능 PROM), EEPROM(전기 소거 가능 PROM) 및 플래시 메모리 [15]기술의 기반이 되었습니다.

당시 MNOS 트랜지스터에서는 전하 트래핑이 문제였지만 John Szedon과 Ting L은 문제가 되었습니다.추 교수는 1967년 6월 이 어려움을 이용해 비휘발성 메모리 셀을 만들 수 있다고 밝혔다.그 후 1967년 말 H.A.가 이끄는 스페리 연구팀이 있었다.Richard Wegener는 산화물층이 질화물과 [17]산화물의 이중층으로 대체되는 MOSFET의 일종인 금속 질화물 산화물 반도체 트랜지스터(MNOS 트랜지스터)[16]를 발명했습니다.질화물은 부유 게이트 대신 포획층으로 사용되었으나 부유 [18]게이트보다 열등하다고 여겨져 사용이 제한되었다.차지 트랩(CT) 메모리는 1960년대 후반에 MNOS 디바이스에 도입되었습니다.플로팅 게이트(FG) 메모리와 유사한 디바이스 구조와 동작 원리를 가지고 있었지만, 주된 차이점은 전하가 FG 메모리의 전도성 물질(일반적으로 도프 폴리실리콘층)에 저장되는 반면 CT 메모리는 유전체층(일반적으로 [14]질화규소로 구성됨) 내의 국소 트랩에 저장된다는 것입니다.

발전

SONOS는 1960년대에 처음 개념화되었습니다.MONOS는 1968년 Westinghouse Electric [19][20]Corporation에 의해 실현되었습니다.1970년대 초 PMOS 트랜지스터와 45nm 질화물 저장층을 가진 금속 질화물 산화물(MNOS) 스택을 사용하여 초기 상용 소자가 실현되었습니다.이러한 장치를 작동하려면 최대 30V가 필요했습니다.1977년, P.C.Y.Fairchild Camera and Instrument의 Chen은 EEPROM에 [2]30옹스트롬 두께의 터널 이산화규소를 가진 SONOS 단면구조 MOSFET를 도입했다.1980년 NCR의 특허출원에 따르면 SONOS 구조는 쓰기 +25볼트와 지우기에 각각 [21]-25볼트가 필요했다.PMOS 기반 MNOS([22]Metal-Nitride-Oxide-반도체) 구조에 의해 +12V로 개선되었다.

1980년대 초에는 폴리실리콘 NMOS 기반 구조가 20V 미만의 작동 전압으로 사용되었습니다.1980년대 후반과 1990년대 초 PMOS SONOS 구조는 5 ~ 12V [23]범위에서 프로그램/소거 전압을 보여주고 있었다.한편, 1980년에 인텔은 2층 폴리실리콘 구조의 EEPROM을 실현했습니다.플로톡스라고 [24]하는 이름은 소거와 기입 사이클의 내구성과 데이터 보유 [25]기간의 양쪽 모두에 대해서입니다.소노스는 과거 필립스반도체, 스팬션, 키몬다, 사이펀반도체 등이 생산한 바 있다.

최근의 대처

2002년 AMD와 후지쯔는 2003년 Spanion으로 결성돼 2014년 사이프러스반도체와 합병한 뒤 사이펀반도체(주)의 NROM [26][27][28]기술 라이선스를 바탕으로 SONOS급 MirrorBit 기술을 개발했다.사이프레스반도체는 2011년부터 SONOS 메모리를 여러 [29]공정으로 개발해 다른 기기에 [30]내장하기 위한 IP로 판매하기 시작했다.UMC는 이미 2006년부터 SONOS를 사용해 왔으며 사이프레스 40nm[32] 및 기타 노드에 대한 라이센스를 취득했다.상하이화미크로일렉트로닉스(HLMC)도[33] 40nm와 55nm의 사이프레스SONOS를 생산한다고 발표했다.

도시바는 2006년 SiN [34][35]질화규소를 이용한910 SONOS 구조의 새로운 이중 터널링 기술을 개발했다.도시바는 20nm 노드 낸드게이트형 플래시 메모리용 [36]MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 구조도 연구한다.르네사스전자는 40nm 노드 [37][38]: 5 시대에 MONOS 구조를 채용했다.TSMC와의 [39]협업 결과입니다.

다른 업체들은 여전히 FG([40]: 50 플로팅 게이트) 구조를 사용하고 있다.예를 들어 GlobalFoundries는 40nm [41]제품에 플로팅게이트 기반의 스플릿게이트 SuperFlash ESF3 셀을 사용합니다.플로팅 게이트(FG)형 플래시 메모리의 새로운 구조는 아직 집중적으로 [42]연구되고 있습니다.2016년 GlobalFoundries는 FG 기반의 2.5V Embedded Flash [43]매크로를 개발했습니다.2017년 후지쯔는 1980년 인텔이 개발한 FG 기반의 ESF3/FLOTOX [24][25]구조체를 실리콘 스토리지 테크놀로지로부터 임베디드 비휘발성 메모리 [44][45][46]솔루션용으로 라이선스한다고 발표했습니다.인텔-마이크론 그룹은 2016년 현재 3차원 낸드플래시 [7]메모리에 기존 FG 기술을 그대로 사용하고 있다고 밝혔다.16nm 평면 낸드플래시에도 [8]FG 기술을 사용한다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ a b Micheloni, Rino; Crippa, Luca; Marelli, Alessia (2010). Inside NAND Flash Memories (Google Books). Springer Science & Business Media. ISBN 9789048194315.
  2. ^ a b Chen, P. C. Y. (1977). "Threshold-alterable Si-gate MOS devices". IEEE Transactions on Electron Devices. 24 (5): 584–586. Bibcode:1977ITED...24..584C. doi:10.1109/T-ED.1977.18783. ISSN 0018-9383.
  3. ^ Chen, S. C.; Chang, T. C.; Liu, P. T.; Wu, Y. C.; Lin, P. S.; Tseng, B. H.; Shy, J. H.; Sze, S. M.; Chang, C. Y.; Lien, C. H. (2007). "A Novel Nanowire Channel Poly-Si TFT Functioning as Transistor and Nonvolatile SONOS Memory". IEEE Electron Device Letters. 28 (9): 809–811. Bibcode:2007IEDL...28..809C. doi:10.1109/LED.2007.903885. ISSN 0741-3106.
  4. ^ Lee, M. C.; Wong, H. Y. (2013). "Charge Loss Mechanisms of Nitride-Based Charge Trap Flash Memory Devices". IEEE Transactions on Electron Devices. 60 (10): 3256–3264. Bibcode:2013ITED...60.3256L. doi:10.1109/TED.2013.2279410. ISSN 0018-9383.
  5. ^ Prince, Betty (2007). Emerging Memories: Technologies and Trends. Springer Science & Business Media. ISBN 9780306475535.
  6. ^ Remond, I.; Akil, N. (May 2006). "Modeling of transient programming and erasing of SONOS non-volatile memories". Technical Note PR-TN 2006/00368. Koninklijke Philips Electronics N.V. CiteSeerX 10.1.1.72.314.
  7. ^ a b "NAND Flash Memory Roadmap" (PDF). TechInsights Inc. June 2016.
  8. ^ a b CHOE, JEONGDONG. "Deep dive into the Intel/Micron 3D 32L FG-NAND". www.techinsights.com.
  9. ^ Samsung 40nm "충전 트랩 플래시" 장치 // 전기IQ, 2006-09
  10. ^ Wang, S. Y.; Lue, H. T.; Hsu, T. H.; Du, P. Y.; Lai, S. C.; Hsiao, Y. H.; Hong, S. P.; Wu, M. T.; Hsu, F. H.; Lian, N. T.; Lu, C. P.; Hsieh, J. Y.; Yang, L. W.; Yang, T.; Chen, K. C.; Hsieh, K. Y.; Lu, C. Y. (2010). "A high-endurance (≫100K) BE-SONOS NAND flash with a robust nitrided tunnel oxide/si interface". 2010 IEEE International Reliability Physics Symposium: 951–955. doi:10.1109/IRPS.2010.5488698. ISBN 978-1-4244-5430-3.
  11. ^ Arai, F.; Maruyama, T.; Shirota, R. (1998). "Extended data retention process technology for highly reliable flash EEPROMs of 10/sup 6/ to 10/sup 7/ W/E cycles". 1998 IEEE International Reliability Physics Symposium Proceedings. 36th Annual (Cat. No.98CH36173): 378–382. doi:10.1109/RELPHY.1998.670672. ISBN 0-7803-4400-6.
  12. ^ "1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated". The Silicon Engine. Computer History Museum.
  13. ^ Kahng, Dawon; Sze, Simon Min (July–August 1967). "A floating gate and its application to memory devices". The Bell System Technical Journal. 46 (6): 1288–1295. Bibcode:1967ITED...14Q.629K. doi:10.1002/j.1538-7305.1967.tb01738.x.
  14. ^ a b Ioannou-Soufleridis, V.; Dimitrakis, Panagiotis; Normand, Pascal (2015). "Chapter 3: Charge-Trap Memories with Ion Beam Modified ONO Stracks". Charge-Trapping Non-Volatile Memories: Volume 1 – Basic and Advanced Devices. Springer. pp. 65–102 (65). ISBN 9783319152905.
  15. ^ "Not just a flash in the pan". The Economist. March 11, 2006. Retrieved 10 September 2019.
  16. ^ Wegener, H. A. R.; Lincoln, A. J.; Pao, H. C.; O'Connell, M. R.; Oleksiak, R. E.; Lawrence, H. (October 1967). The variable threshold transistor, a new electrically-alterable, non-destructive read-only storage device. 1967 International Electron Devices Meeting. Vol. 13. p. 70. doi:10.1109/IEDM.1967.187833.
  17. ^ Brodie, Ivor; Muray, Julius J. (2013). The Physics of Microfabrication. Springer Science & Business Media. p. 74. ISBN 9781489921604.
  18. ^ Prall, Kirk; Ramaswamy, Nirmal; Goda, Akira (2015). "Chapter 2: A Synopsis on the State of the Art of NAND Memories". Charge-Trapping Non-Volatile Memories: Volume 1 – Basic and Advanced Devices. Springer. pp. 37–64 (39). ISBN 9783319152905.
  19. ^ Dummer, G. W. A. (2013). Electronic Inventions and Discoveries: Electronics from Its Earliest Beginnings to the Present Day (Google Books). Elsevier. ISBN 9781483145211.
  20. ^ Keshavan, B. V.; Lin, H. C. (October 1968). "MONOS memory element". 1968 International Electron Devices Meeting. Vol. 14. pp. 140–142. doi:10.1109/IEDM.1968.188066.
  21. ^ TRUDEL, L; DHAM, V (1980-09-11). "Application WO1981000790: Silicon gate non-volatile memory device". Google Patents. NCR Corporation. The initialization procedure (steps 1, 4 and 7), i.e. obtaining the initial written and erased state threshold voltages, involved applying +25 volts for three seconds and -25 volts for three seconds, respectively, at room temperature to the gates of the memory FETs. Source, drain and substrate were all tied to ground during this initialization.
  22. ^ TRUDEL, MURRAY L; LOCKWOOD, GEORGE C; EVANS, EVANS G (1980-10-01). "Patent US4353083: Low voltage nonvolatile memory device". Google Patents. NCR Corporation.
  23. ^ White, M.H.; Adams, D.A.; Bu, J. (2000). "On the go with SONOS". IEEE Circuits and Devices Magazine. 16 (4): 22–31. doi:10.1109/101.857747.
  24. ^ a b Johnson, W.; Perlegos, G.; Renninger, A.; Kuhn, G.; Ranganath, T. (1980). "A 16Kb electrically erasable nonvolatile memory". 1980 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. XXIII: 152–153. doi:10.1109/ISSCC.1980.1156030.
  25. ^ a b Euzent, B.; Boruta, N.; Lee, J.; Jenq, C. (1981). "Reliability Aspects of a Floating Gate E2 PROM". 19th International Reliability Physics Symposium. pp. 11–16. doi:10.1109/IRPS.1981.362965.
    The Intel 2816 uses the FLOTOX structure, which has been discussed in detail in the literaturel. Basically, it utilizes an oxide of less than 200A thick between the floating polysilicon gate and the N+ region as shown in Figure 1.
  26. ^ "AMD, FUJITSU AND SAIFUN ANNOUNCE COLLABORATION - News Room - FUJITSU". pr.fujitsu.com.
  27. ^ Vogler, Debra (November 2007). "Spansion makes diversity play with SONOS-based MirrorBit technology Solid State Technology". electroiq.com. Retrieved 23 March 2018.
  28. ^ "Spansion Unveils Plans for SONOS-based MirrorBit(R) ORNAND(TM) Family". www.cypress.com. Spansion Inc.
  29. ^ Ramkumar, Krishnaswamy; Jin, Bo (29 Sep 2011). "Advantages of SONOS memory for embedded flash technology". EE Times.
  30. ^ Cypress SONOS 테크놀로지
  31. ^ LaPedus, Mark (19 Apr 2006). "UMC fabs Sonos memory chip". EE Times.
  32. ^ 사이프레스 프레스 릴리즈, 2015년 1월 21일
  33. ^ "HLMC and Cypress Announce Initial Production Milestone of Embedded Flash Using 55-Nanometer Low Power Process Technology with SONOS Flash". PRNewswire. 12 Apr 2017.
  34. ^ Ohba, R.; Mitani, Y.; Sugiyama, N.; Fujita, S. (2006). "25 nm Planar Bulk SONOS-type Memory with Double Tunnel Junction". 2006 International Electron Devices Meeting. pp. 1–4. doi:10.1109/IEDM.2006.346945. ISBN 1-4244-0438-X.
  35. ^ LaPedus, Mark (2007-12-12). "Toshiba puts new twist on SONOS EE Times". EETimes.
  36. ^ Sakamoto, W.; Yaegashi, T.; Okamura, T.; Toba, T.; Komiya, K.; Sakuma, K.; Matsunaga, Y.; Ishibashi, Y.; Nagashima, H.; Sugi, M.; Kawada, N.; Umemura, M.; Kondo, M.; Izumida, T.; Aoki, N.; Watanabe, T. (2009). "Reliability improvement in planar MONOS cell for 20nm-node multi-level NAND Flash memory and beyond". 2009 IEEE International Electron Devices Meeting (IEDM). pp. 1–4. doi:10.1109/IEDM.2009.5424211. ISBN 978-1-4244-5639-0.
  37. ^ Kono, T.; Ito, T.; Tsuruda, T.; Nishiyama, T.; Nagasawa, T.; Ogawa, T.; Kawashima, Y.; Hidaka, H.; Yamauchi, T. (2013). "40nm embedded SG-MONOS flash macros for automotive with 160MHz random access for code and endurance over 10M cycles for data". 2013 IEEE International Solid-State Circuits Conference Digest of Technical Papers. pp. 212–213. doi:10.1109/ISSCC.2013.6487704. ISBN 978-1-4673-4516-3.
  38. ^ Fischer, T.; Nam, B. G.; Chang, L.; Kuroda, T.; Pertijs, M. A. P. (2013). "Highlights of the ISSCC 2013 Processors and High Performance Digital Sessions". IEEE Journal of Solid-State Circuits. 49 (1): 4–8. doi:10.1109/JSSC.2013.2284658. ISSN 0018-9200.
  39. ^ Yoshida, Junko (2012-05-28). "Renesas, TSMC tout licensable MCU platform using 40-nm eFlash EE Times". EETimes.
  40. ^ Dimitrakis, Panagiotis (2017). Charge-Trapping Non-Volatile Memories: Volume 2--Emerging Materials and Structures (Google Books). Springer. ISBN 9783319487052.
  41. ^ Luo, L. Q.; Teo, Z. Q.; Kong, Y. J.; Deng, F. X.; Liu, J. Q.; Zhang, F.; Cai, X. S.; Tan, K. M.; Lim, K. Y.; Khoo, P.; Jung, S. M.; Siah, S. Y.; Shum, D.; Wang, C. M.; Xing, J. C.; Liu, G. Y.; Diao, Y.; Lin, G. M.; Tee, L.; Lemke, S. M.; Ghazavi, P.; Liu, X.; Do, N.; Pey, K. L.; Shubhakar, K. (May 2016). "Functionality Demonstration of a High-Density 2.5V Self-Aligned Split-Gate NVM Cell Embedded into 40nm CMOS Logic Process for Automotive Microcontrollers" (PDF). 2016 IEEE 8th International Memory Workshop (IMW). pp. 1–4. doi:10.1109/IMW.2016.7495271. ISBN 978-1-4673-8833-7.
  42. ^ Zhou, Ye; Han, Su-Ting; Yan, Yan; Huang, Long-Biao; Zhou, Li; Huang, Jing; Roy, V. A. L. (31 October 2013). "Solution processed molecular floating gate for flexible flash memories". Scientific Reports. Macmillan Publishers Limited. 3 (1): 3093. Bibcode:2013NatSR...3E3093Z. doi:10.1038/srep03093. ISSN 2045-2322. PMC 3813938. PMID 24172758.
  43. ^ Luo, L. Q.; Teo, Z. Q.; Kong, Y. J.; Deng, F. X.; Liu, J. Q.; Zhang, F.; Cai, X. S.; Tan, K. M.; Lim, K. Y.; Khoo, P.; Jung, S. M.; Siah, S. Y.; Shum, D.; Wang, C. M.; Xing, J. C.; Liu, G. Y.; Diao, Y.; Lin, G. M.; Tee, L.; Lemke, S. M.; Ghazavi, P.; Liu, X.; Do, N.; Pey, K. L.; Shubhakar, K. (May 2016). "Functionality Demonstration of a High-Density 2.5V Self-Aligned Split-Gate NVM Cell Embedded into 40nm CMOS Logic Process for Automotive Microcontrollers" (PDF). 2016 IEEE 8th International Memory Workshop (IMW). pp. 1–4. doi:10.1109/IMW.2016.7495271. ISBN 978-1-4673-8833-7.
  44. ^ "Mie Fujitsu and SST Announce Automotive Platform Development on 40nm Technology : MIE FUJITSU SEMICONDUCTOR LIMITED". www.fujitsu.com. 2017-08-07.
  45. ^ "Embedded Non-Volatile Memory Solutions : MIE FUJITSU SEMICONDUCTOR LIMITED". www.fujitsu.com. Fujitsu.
  46. ^ Broome, Sarah. "Mie Fujitsu and SST Announce Automotive Platform Development on 40nm Technology". www.sst.com. Silicon Storage Technology.

외부 링크